JAJS018G June   2005  – August 2017 CDCM7005

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 概要（続き）
  6. 6 Pin Configuration and Functions
  7. 7 Specifications
    1. 7.1 Absolute Maximum Ratings
    2. 7.2 ESD Ratings
    3. 7.3 Recommended Operating Conditions
    4. 7.4 Thermal Information
    5. 7.5 Electrical Characteristics
    6. 7.6 Timing Requirements
    7. 7.7 Typical Characteristics
  8. 8 Parameter Measurement Information
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
      1. 9.3.1 Automatic/Manual Reference Clock Switching
      2. 9.3.2 PLL Lock for Analog and Digital Detect
        1. 9.3.2.1 PLL Lock/Out-of-Lock Definition
        2. 9.3.2.2 Digital vs Analog Lock
      3. 9.3.3 Differential LVPECL Outputs and Single-Ended LVCMOS Outputs
      4. 9.3.4 Frequency Hold-Over Mode
      5. 9.3.5 Charge Pump Preset to VCC_CP/2
      6. 9.3.6 Charge Pump Current Direction
    4. 9.4 Device Functional Modes
    5. 9.5 Programming
      1. 9.5.1 SPI Control Interface
      2. 9.5.2 Functional Description of the Logic
  10. 10Application and Implementation
    1. 10.1 Application Information
      1. 10.1.1 Application Information on the Clock Generation for Interpolating DACs With the CDCM7005
        1. 10.1.1.1 AC-Coupled Interface to ADC/DAC
      2. 10.1.2 Phase Noise
      3. 10.1.3 In-Band Noise Performance
    2. 10.2 Typical Application
      1. 10.2.1 Design Requirements
      2. 10.2.2 Detailed Design Procedure
      3. 10.2.3 Application Curve
  11. 11Power Supply Recommendations
  12. 12Layout
    1. 12.1 Layout Guidelines
    2. 12.2 Layout Example
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 ドキュメントの更新通知を受け取る方法
    2. 13.2 コミュニティ・リソース
    3. 13.3 商標
    4. 13.4 静電気放電に関する注意事項
    5. 13.5 Glossary
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • RGZ|48
  • ZVA|64
サーマルパッド・メカニカル・データ
発注情報

1 特長

  • 高性能LVPECLおよびLVCMOSのPLLクロック・シンクロナイザ
  • 手動あるいは自動選択の、装置の二重化に対応する2つの基準クロック入力（現用系および予備系クロック）
  • 最大200MHzのLVCMOS入力周波数に対応
  • VCXO_INクロックは2つの基準クロックの一方に同期
  • VCXO_INの最大周波数は2.2GHz（LVPECL）
  • 出力はLVPECLおよびLVCMOSの組み合わせが可能（最大5個のLVPECL差動出力あるいは最大10個のLVCMOS出力)
  • 各出力は個別に、×1、/2、/3、/4、/6、/8、/16の周波数から選択可能
  • 低PLLループ帯域幅からの効果的なジッタ・クリーニング
  • 低位相雑音のPLLコア
  • 位相オフセットをプログラムで調整可能（PRI_REFおよびSEC_REFから出力へ）

  • 200µAから3mAまでの広範なチャージ・ポンプ電流範囲
  • 調整電圧が広範囲なVCO専用のチャージ・ポンプ電源（VCC_CP）
  • チャージ・ポンプ出力をVCC_CP/2にプリセットして、VC(X)Oの中心周波数をすばやく設定可能
  • アナログおよびデジタルのPLLロック検出表示
  • シングルエンド入力信号（VCXO_IN）用のVBBバイアス電圧を供給
  • 周波数ホールドオーバー・モードによるフェイルセーフ動作の改善
  • 電源立ち上げ時、VCCが1.5V未満のときはLVPECL出力を3ステート制御
  • SPI制御デバイス設定
  • 3.3V電源
  • 64ピンBGA（0.8mmピッチZVA）あるいは48ピンQFN（RGZ）パッケージ
  • 工業用温度範囲：-40℃～85℃

2 アプリケーション

  • ワイヤレス・インフラストラクチャ
  • SONET
  • データ通信
  • 試験用機器

3 概要

CDCM7005は、高性能、低位相雑音、および低スキューのクロック･シンクロナイザであり、VCXO（電圧制御水晶発振器）あるいはVCO（電圧制御発振器）の周波数を、2つの基準クロックの1つに同期させます。プログラムにより設定可能な分周器Mおよび帰還分周器のNとPにより、VC(X)Oに対する基準クロックの分周比を高い自由度で設定できます。

VC(X)O_INクロックは最大2.2GHzまで動作します。外付けのVC(X)Oおよびループ・フィルタ部品の選定により、PLLループ帯域幅およびダンピング係数はさまざまなシステム要求を満足するように最適化できます。

CDCM7005は2つの基準クロック入力（PRI_REFおよびSEC_REF）のうち一方にロックでき、周波数ホールドオーバー・モードと高速周波数ロックをサポートすることで、フェイルセーフ動作とシステム冗長性を改善します。CDCM7005の出力はユーザ定義が可能であり、最大5個までのLVPECL出力あるいは最大10個までのLVCMOS出力を自由に組み合わせることができます。内蔵の同期ラッチにより、すべての出力が確実に同期され、低出力スキューを実現しています。

製品情報(1)

型番 パッケージ 本体サイズ(公称)
CDCM7005 VQFN (48) 7.00mm×7.00mm
BGA (64) 8.00mm×8.00mm
  1. 提供されているすべてのパッケージについては、データシートの末尾にある注文情報を参照してください。

代表的なアプリケーションの回路図

CDCM7005 Key Graphic.gif

4 改訂履歴

Changes from F Revision (July 2015) to G Revision

  • Removed duplicate row: PRI_SEC_CLK.Go
  • Changed text from: "STATUS_REF or" to: "STATUS_REF or PRI_SEC_CLK".Go

Changes from E Revision (February 2013) to F Revision

  • Added 「ピン構成および機能」セクション、「ESD定格」表、「機能説明」セクション、「デバイスの機能モード」セクション、「アプリケーションと実装」セクション、「電源に関する推奨事項」セクション、「レイアウト」セクション、「デバイスおよびドキュメントのサポート」セクション、「メカニカル、パッケージ、および注文情報」セクションGo

Changes from D Revision (August 2009) to E Revision

  • Changed PLL_LOCK pin description, replaced cycle-slip text.Go
  • Changed the Frequency Hold-Over Mode sectionGo
  • Changed text From: Cycle-Slip To: Frequency Offset in Figure 21Go
  • Changed Note 1 of table Word 3Go
  • Changed table Word 3, Cycle Slip (Bit 6) To: Frequency OffsetGo
  • Changed table Lock-Detect Window (Word 3) - Clip slip To: Frequency offset, and Note 2Go

Changes from C Revision (December 2007) to D Revision

  • Added text to the CTRL_CLK pin - Unused or floating inputs must be tied to proper logic level. A 20kΩ or larger pull−up resistor to VCC is recommended. Go
  • Added text to the CTRL_DATA pin - Unused or floating inputs must be tied to proper logic level. A 20kΩ or larger pull−up resistor to VCC is recommended. Go
  • Added text to the CTRL_LE pin - Unused or floating inputs must be tied to proper logic level. A 20kΩ or larger pull−up resistor to VCC is recommended. Go
  • Added text to the PD pin - It is recommended to ramp up the PD with the same time as VCC and AVCC or later. The ramp up rate of the PD should not be faster than the ramp up rate of VCC and AVCC.Go
  • Changed VCC pin text From: 3.3-V supply. There is no internal connection between VCC and AVCC. It is recommended that AVCC use its own supply filter. To: 3.3-V supply. VCC and AVCC should always have the same supply voltage. It is recommended that AVCC use its own supply filter.Go
  • Added text to the SPI CONTROL INTERFACE section - Unused or floating inputs must be tied to proper logic level. A 20kΩ or larger pull−up resistor to VCC is recommended. Go
  • Added text to the SPI CONTROL INTERFACE section - It is recommended to program Word 0, Word 1, Word 2 and Word 3 right after power up and PD becomes HIGH.Go
  • Changed From: RES To: GTMEGo
  • Changed From: RES To: PFDFCGo

Changes from B Revision (October 2005) to C Revision

  • Changed N2, From: 1 To: 0Go
  • Changed N3, From: 1 To: 0Go
  • Changed N3, From: 1 To: 0Go
  • Changed N2, From: 1 To: 0Go

Changes from A Revision (June 2005) to B Revision

  • Added 軽微な更新Go

Changes from * Revision (June 2005) to A Revision

  • Changed データシートを製品プレビューから製品データにGo