JAJSGA1A October 2018 – December 2018 DAC43608 , DAC53608
PRODUCTION DATA.
MIN | NOM | MAX | UNIT | ||
---|---|---|---|---|---|
tLDACAH | SCL 立ち下がりエッジから LDAC 立ち上がりエッジまで、1.7V ≤ VDD ≤ 2.7V | 20 | ns | ||
tLDACAH | SCL 立ち下がりエッジから LDAC 立ち上がりエッジまで、2.7V < VDD ≤ 5.5V | 20 | ns | ||
tLDACAL | LDAC 立ち下がりエッジから SCL 立ち下がりエッジまで、1.7V ≤ VDD ≤ 5.5V | 10 | クロック・サイクル | ||
tLDACSH | SCL 立ち下がりエッジから LDAC 立ち上がりエッジまで、1.7V ≤ VDD ≤ 2.7V | 80 | ns | ||
tLDACSH | SCL 立ち下がりエッジから LDAC 立ち上がりエッジまで、2.7V < VDD ≤ 5.5V | 50 | ns | ||
tLDACSL | SCL 立ち下がりエッジから LDAC 立ち下がりエッジまで、1.7V ≤ VDD ≤ 2.7V | 20 | ns | ||
tLDACSL | SCL 立ち下がりエッジから LDAC 立ち下がりエッジまで、2.7V ≤ VDD ≤ 5.5V | 20 | ns | ||
tLDACW | LDAC Low 時間、1.7V ≤ VDD < 2.7V | 30 | ns | ||
tLDACW | LDAC Low 時間、2.7V ≤ VDD ≤ 5.5V | 60 | ns | ||
tCLRW | CLR Low 時間、1.7V ≤ VDD < 2.7V | 30 | ns | ||
tCLRW | CLR Low 時間、2.7V ≤ VDD ≤ 5.5V | 60 | ns |