JAJSGA1A October   2018  – December 2018 DAC43608 , DAC53608

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     Device Images
      1.      ブロック概略図
      2.      プログラマブル・ウィンドウ・コンパレータ
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
    1.     端子機能
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD定格
    3. 7.3  推奨動作条件
    4. 7.4  熱特性
    5. 7.5  電気的特性
    6. 7.6  タイミング要件：I2CTM Standard モード
    7. 7.7  タイミング要件：I2CTM Fast モード
    8. 7.8  タイミング要件：I2CTM Fast+ モード
    9. 7.9  タイミング要件：ロジック
    10. 7.10 代表的特性：1.8V
    11. 7.11 代表的特性：5.5V
    12. 7.12 代表的特性
    13. 7.13 代表的特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 デジタル / アナログ・コンバータ (DAC) アーキテクチャ
        1. 8.3.1.1 DAC の伝達関数
        2. 8.3.1.2 DAC レジスタの更新と LDAC 機能
        3. 8.3.1.3 CLR 機能
        4. 8.3.1.4 出力アンプ
      2. 8.3.2 リファレンス
      3. 8.3.3 パワーオン・リセット (POR)
      4. 8.3.4 ソフトウェア・リセット
    4. 8.4 デバイスの機能モード
      1. 8.4.1 パワーダウン・モード
    5. 8.5 プログラミング
      1. 8.5.1 F/S モードのプロトコル
      2. 8.5.2 DACx3608 の I2CTM 更新シーケンス
      3. 8.5.3 DACx3608 のアドレス・バイト
      4. 8.5.4 DACx3608 のコマンド・バイト
      5. 8.5.5 DACx3608 のデータ・バイト (MSDB と LSDB)
      6. 8.5.6 DACx3608 の I2CTM 読み取りシーケンス
    6. 8.6 レジスタ・マップ
      1. 8.6.1 DEVICE_CONFIG レジスタ (オフセット = 01h) [リセット = 00FFh]
        1. Table 10. DEVICE_CONFIG レジスタ・フィールドの説明
      2. 8.6.2 STATUS/TRIGGER レジスタ (オフセット = 02h) [リセット = 0300h (DAC53608)、リセット = 0500h (DAC43608)]
        1. Table 11. STATUS/TRIGGER レジスタ・フィールドの説明
      3. 8.6.3 BRDCAST レジスタ (オフセット = 03h) [リセット = 0000h]
        1. Table 12. BRDCAST レジスタ・フィールドの説明
      4. 8.6.4 DACn_DATA レジスタ (オフセット = 08h～0Fh) [リセット = 0000h]
        1. Table 13. DACn_DATA レジスタ・フィールドの説明
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 プログラマブル LED バイアス
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 プログラマブル・ウィンドウ・コンパレータ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
  11. 11レイアウト
    1. 11.1 レイアウトの注意点
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 関連リンク
    3. 12.3 ドキュメントの更新通知を受け取る方法
    4. 12.4 コミュニティ・リソース
    5. 12.5 商標
    6. 12.6 静電気放電に関する注意事項
    7. 12.7 Glossary
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.3.3 パワーオン・リセット (POR)

DACx3608 ファミリは、電源投入時に出力電圧を制御するパワーオン・リセット (POR) 機能を備えています。VDD 電源が立ち上がると、POR イベントが発行されます。POR により、全レジスタはデフォルト値に初期化され、VDD が DAC の動作電圧範囲に達した後 5ms 経過してから通信が有効になります。DAC データ・レジスタのデフォルト値はゼロコードです。DAC の出力は、有効なコマンドがチャネルに書き込まれるまで、電源投入時の電圧のままです。

電源投入時に、POR 回路によりデバイスがデフォルト値に設定されます。電源投入時に内部コンデンサが放電しデバイスをリセットすることを確実にするには、Figure 55 に示す特定の VDD レベルが POR 回路に必要です。POR を確実に実行するには、VDD が 0.7V 未満の状態を 1ms 以上継続する必要があります。VDD が 1.7V 未満に降下しても 0.7V を上回っている場合 (未定義領域として表示)、温度および電源のすべての規定条件でリセットするかどうかは分かりません。この場合、POR を起動します。VDD が 1.7V を上回ったままであれば、POR は実行されません。

DAC53608 DAC43608 fbd-03-SLASEQ4.gifFigure 55. VDD POR 回路のスレッショルド・レベル