JAJSGA1A October   2018  – December 2018 DAC43608 , DAC53608

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     Device Images
      1.      ブロック概略図
      2.      プログラマブル・ウィンドウ・コンパレータ
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
    1.     端子機能
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD定格
    3. 7.3  推奨動作条件
    4. 7.4  熱特性
    5. 7.5  電気的特性
    6. 7.6  タイミング要件：I2CTM Standard モード
    7. 7.7  タイミング要件：I2CTM Fast モード
    8. 7.8  タイミング要件：I2CTM Fast+ モード
    9. 7.9  タイミング要件：ロジック
    10. 7.10 代表的特性：1.8V
    11. 7.11 代表的特性：5.5V
    12. 7.12 代表的特性
    13. 7.13 代表的特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 デジタル / アナログ・コンバータ (DAC) アーキテクチャ
        1. 8.3.1.1 DAC の伝達関数
        2. 8.3.1.2 DAC レジスタの更新と LDAC 機能
        3. 8.3.1.3 CLR 機能
        4. 8.3.1.4 出力アンプ
      2. 8.3.2 リファレンス
      3. 8.3.3 パワーオン・リセット (POR)
      4. 8.3.4 ソフトウェア・リセット
    4. 8.4 デバイスの機能モード
      1. 8.4.1 パワーダウン・モード
    5. 8.5 プログラミング
      1. 8.5.1 F/S モードのプロトコル
      2. 8.5.2 DACx3608 の I2CTM 更新シーケンス
      3. 8.5.3 DACx3608 のアドレス・バイト
      4. 8.5.4 DACx3608 のコマンド・バイト
      5. 8.5.5 DACx3608 のデータ・バイト (MSDB と LSDB)
      6. 8.5.6 DACx3608 の I2CTM 読み取りシーケンス
    6. 8.6 レジスタ・マップ
      1. 8.6.1 DEVICE_CONFIG レジスタ (オフセット = 01h) [リセット = 00FFh]
        1. Table 10. DEVICE_CONFIG レジスタ・フィールドの説明
      2. 8.6.2 STATUS/TRIGGER レジスタ (オフセット = 02h) [リセット = 0300h (DAC53608)、リセット = 0500h (DAC43608)]
        1. Table 11. STATUS/TRIGGER レジスタ・フィールドの説明
      3. 8.6.3 BRDCAST レジスタ (オフセット = 03h) [リセット = 0000h]
        1. Table 12. BRDCAST レジスタ・フィールドの説明
      4. 8.6.4 DACn_DATA レジスタ (オフセット = 08h～0Fh) [リセット = 0000h]
        1. Table 13. DACn_DATA レジスタ・フィールドの説明
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 プログラマブル LED バイアス
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 プログラマブル・ウィンドウ・コンパレータ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
  11. 11レイアウト
    1. 11.1 レイアウトの注意点
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 ドキュメントのサポート
      1. 12.1.1 関連資料
    2. 12.2 関連リンク
    3. 12.3 ドキュメントの更新通知を受け取る方法
    4. 12.4 コミュニティ・リソース
    5. 12.5 商標
    6. 12.6 静電気放電に関する注意事項
    7. 12.7 Glossary
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.5.1 F/S モードのプロトコル

  1. マスタがスタート条件を生成して、データ転送を開始します。スタート条件は、Figure 57 に示すように SCL が High の間に SDA ラインが High から Low に遷移すると発生します。すべての I2CTM 互換デバイスが、スタート条件を認識します。
    2. DAC53608 DAC43608 timing-03-SLASEQ4.gifFigure 57. スタート条件とストップ条件
    DAC53608 DAC43608 timing-04-SLASEQ4.gifFigure 58. I2CTM バスでのビット転送
  2. 次に、マスタは SCL パルスを生成し、7 ビットのアドレスと読み取り / 書き込み方向ビット (R/W) を SDA ライン上で送信します。すべての送信中、データが有効であることをマスタは確認します。Figure 58 に示すように、データが有効であるためには、クロック･パルスの High 期間全体にわたって SDA ラインが安定している必要があります。すべてのデバイスは、マスタによって送信されたアドレスを認識して、デバイス内部の固定アドレスと比較します。Figure 56 に示すように、一致するアドレスを持つスレーブ･デバイスだけが、9 回目の SCL サイクルの High 期間全体の間 SDA ラインを Low にすることで、確認応答を生成します。この確認応答を検出することで、マスタはスレーブとの通信リンクが確立されたことを認識します。
  3. マスタは、スレーブへのデータ送信 (R/W ビット 0) またはスレーブからのデータ受信 (R/W ビット 1) を行うために、引き続き SCL サイクルを生成します。どちらの場合も、送信側から送信されたデータに対して受信側が確認応答を返す必要があります。したがって、確認応答信号は、どちらが受信側かによって、マスタが生成する場合とスレーブが生成する場合があります。8 ビットのデータと 1 ビットの確認応答で構成される 9 ビットの有効なデータ･シーケンスを、必要な長さだけ続けることができます。
  4. データ転送の終わりを通知するときには、マスタは SCL ラインが High の間に SDA ラインを Low から High にすることで、ストップ条件を生成します (Figure 57 を参照)。これによってバスが解放され、アドレス指定されたスレーブとの通信リンクが停止します。すべての I2CTM 互換デバイスが、ストップ条件を認識します。ストップ条件の受信によって、バスは解放され、すべてのスレーブ・デバイスはスタート条件および一致するアドレスが送信されるのを待ちます。