JAJSDF8A March   2017  – June 2017 LMK04616

PRODUCTION DATA.  

  1. 特長
  2. アプリケーション
  3. 概要
  4. 改訂履歴
  5. Device Comparison Table
  6. Pin Configuration and Functions
  7. Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings
    3. 7.3  Recommended Operating Conditions
    4. 7.4  Thermal Information
    5. 7.5  Digital Input and Output Characteristics (CLKin_SEL, STATUSx, SYNC, RESETN)
    6. 7.6  Clock Input Characteristics (CLKinX)
    7. 7.7  Clock Input Characteristics (OSCin)
    8. 7.8  PLL1 Specification Characteristics
    9. 7.9  PLL2 Specification Characteristics
    10. 7.10 Clock Output Type Characteristics (CLKoutX)
    11. 7.11 Oscillator Output Characteristics (OSCout)
    12. 7.12 Jitter and Phase Noise Characteristics for CLKoutX and OSCout
    13. 7.13 Clock Output Skew and Isolation Characteristics
    14. 7.14 Clock Output Delay Characteristics
    15. 7.15 DEFAULT POWER on RESET CLOCK OUTPUT Characteristics
    16. 7.16 Power Supply Characteristics
    17. 7.17 Typical Power Supply Noise Rejection Characteristics
    18. 7.18 SPI Interface Timing
    19. 7.19 Timing Diagram
    20. 7.20 Typical Characteristics
      1. 7.20.1 Clock Output AC Characteristics
  8. Parameter Measurement Information
    1. 8.1 Differential Voltage Measurement Terminology
    2. 8.2 Output Termination Scheme
      1. 8.2.1 HSDS 4/6/8mA
      2. 8.2.2 HCSL
      3. 8.2.3 LVCMOS
  9. Detailed Description
    1. 9.1 Overview
      1. 9.1.1 Jitter Cleaning
      2. 9.1.2 Four Redundant Reference Inputs (CLKin0/CLKin0*, CLKin1/CLKin1*, CLKin2/CLKin2*, and CLKin3/CLKin3*)
      3. 9.1.3 VCXO Buffered Output
      4. 9.1.4 Frequency Holdover
      5. 9.1.5 Integrated Programmable PLL1 and PLL2 Loop Filter
      6. 9.1.6 Internal VCOs
      7. 9.1.7 Clock Distribution
        1. 9.1.7.1 Output Clock Divider
        2. 9.1.7.2 Output Clock Delay
        3. 9.1.7.3 Glitchless Half-Step and Glitchless Analog Delay
        4. 9.1.7.4 Programmable Output Formats
        5. 9.1.7.5 Clock Output SYNChronization
      8. 9.1.8 Status Pins
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
      1. 9.3.1 Reference Inputs (CLKin0/CLKin0*, CLKin1/CLKin1*, CLKin2/CLKin2*, and CLKin3/CLKin3*)
        1. 9.3.1.1 Input Clock Switching
          1. 9.3.1.1.1 Input Clock Switching - Register Select Mode
          2. 9.3.1.1.2 Input Clock Switching - Pin Select Mode (CLKin_SEL, STATUS0)
            1. 9.3.1.1.2.1 Configuring Pin Select Mode
          3. 9.3.1.1.3 Input Clock Switching - Automatic Mode
        2. 9.3.1.2 Loss of Signal Detection - LOS
          1. 9.3.1.2.1 LOS - Assertion
          2. 9.3.1.2.2 LOS - Reference Clock Recovery
        3. 9.3.1.3 Driving CLKin and OSCin Inputs
          1. 9.3.1.3.1 Driving CLKin and OSCin Pins With a Differential Source
          2. 9.3.1.3.2 Driving CLKin and OSCin Pins With a Single-Ended Source
      2. 9.3.2 Clock Outputs (CLKoutX)
        1. 9.3.2.1 HCSL
        2. 9.3.2.2 HSDS
        3. 9.3.2.3 SYNC
        4. 9.3.2.4 Digital Delay
          1. 9.3.2.4.1 Fixed Digital Delay
          2. 9.3.2.4.2 Dynamic Digital Delay
        5. 9.3.2.5 Analog Delay
      3. 9.3.3 OSCout
        1. 9.3.3.1 Pin-Controlled OSCout Divider
      4. 9.3.4 STATUS0/1 and SYNC Pin Functions
        1. 9.3.4.1 Common STATUS0/1 and SYNC Pin Functions
        2. 9.3.4.2 Additional STATUS0 Pin Functions
        3. 9.3.4.3 Additional SYNC Pin Functions
      5. 9.3.5 PLL1 and PLL2
        1. 9.3.5.1 PLL1
          1. 9.3.5.1.1 PLL1 Proportional Modes
          2. 9.3.5.1.2 PLL1 Higher Order Poles
          3. 9.3.5.1.3 Examples of PLL1 Setting
        2. 9.3.5.2 PLL2
          1. 9.3.5.2.1 PLL2 Divider
          2. 9.3.5.2.2 PLL2 Input Modes
          3. 9.3.5.2.3 PLL2 Loop Filter
          4. 9.3.5.2.4 PLL2 3rd Order Loop Filter
          5. 9.3.5.2.5 PLL2 Voltage Controlled Oscillator (VCO)
          6. 9.3.5.2.6 Examples of PLL2 Setting
        3. 9.3.5.3 Digital Lock Detect
          1. 9.3.5.3.1 Calculating Digital Lock Detect Frequency Accuracy
      6. 9.3.6 Holdover
        1. 9.3.6.1 Holdover Flowchart
        2. 9.3.6.2 Enable Holdover
          1. 9.3.6.2.1 Automatic Tracked CTRL_VCXO Holdover Mode
        3. 9.3.6.3 Enter Holdover
          1. 9.3.6.3.1 LOS_x Detect
          2. 9.3.6.3.2 PLL1 DLD Detect
          3. 9.3.6.3.3 CTRL_VCXO Rail Detect
            1. 9.3.6.3.3.1 Absolute Limits
            2. 9.3.6.3.3.2 Relative Limits
          4. 9.3.6.3.4 Manual Holdover Enable - Register Control
          5. 9.3.6.3.5 Manual Holdover Enable - Pin Control
          6. 9.3.6.3.6 Start-Up into Holdover
        4. 9.3.6.4 During Holdover
        5. 9.3.6.5 Exiting Holdover
        6. 9.3.6.6 Holdover Frequency Accuracy
        7. 9.3.6.7 Holdover Mode - Automatic Exit by LOS Deassertion
        8. 9.3.6.8 Holdover Mode - Automatic Exit of Holdover With Holdover Counter
      7. 9.3.7 JEDEC JESD204B
        1. 9.3.7.1 SYNC Pins
        2. 9.3.7.2 SYNC modes
        3. 9.3.7.3 SYSREF Modes
          1. 9.3.7.3.1 SYSREF Pulser
            1. 9.3.7.3.1.1 SPI Pulser Moode
            2. 9.3.7.3.1.2 Pin Pulser Moder
            3. 9.3.7.3.1.3 Multiple SYSREF Frequencies
          2. 9.3.7.3.2 Continuous SYSREF
          3. 9.3.7.3.3 SYSREF Request
        4. 9.3.7.4 How to Enable SYSREF
          1. 9.3.7.4.1 Setup Example 1: Pulser Mode, Pin Controlled
          2. 9.3.7.4.2 Setup Example 2: Pulser Mode, Spi Controlled
      8. 9.3.8 Low Skew Mode
      9. 9.3.9 Power-Up Sequence
    4. 9.4 Device Functional Modes
      1. 9.4.1 Dual PLL
      2. 9.4.2 Single PLL
      3. 9.4.3 PLL2 Bypass
      4. 9.4.4 Clock Distribution
    5. 9.5 Programming
      1. 9.5.1 Recommended Programming Sequence
        1. 9.5.1.1 Readback
    6. 9.6 Register Maps
      1. 9.6.1 Register Map for Device Programming
      2. 9.6.2 Device Register Descriptions
        1. 9.6.2.1   CONFIGA
        2. 9.6.2.2   RESERVED1
        3. 9.6.2.3   RESERVED2
        4. 9.6.2.4   CHIP_TYPE
        5. 9.6.2.5   CHIP_ID_BY1
        6. 9.6.2.6   CHIP_ID_BY0
        7. 9.6.2.7   CHIP_VER
        8. 9.6.2.8   RESERVED3
        9. 9.6.2.9   RESERVED4
        10. 9.6.2.10  RESERVED5
        11. 9.6.2.11  RESERVED6
        12. 9.6.2.12  RESERVED7
        13. 9.6.2.13  VENDOR_ID_BY1
        14. 9.6.2.14  VENDOR_ID_BY0
        15. 9.6.2.15  RESERVED8
        16. 9.6.2.16  RESERVED9
        17. 9.6.2.17  STARTUP_CFG
        18. 9.6.2.18  STARTUP
        19. 9.6.2.19  DIGCLKCTRL
        20. 9.6.2.20  PLL2REFCLKDIV
        21. 9.6.2.21  GLBL_SYNC_SYSREF
        22. 9.6.2.22  CLKIN_CTRL0
        23. 9.6.2.23  CLKIN_CTRL1
        24. 9.6.2.24  CLKIN0CTRL
        25. 9.6.2.25  CLKIN1CTRL
        26. 9.6.2.26  CLKIN2CTRL
        27. 9.6.2.27  CLKIN3CTRL
        28. 9.6.2.28  CLKIN0RDIV_BY1
        29. 9.6.2.29  CLKIN0RDIV_BY0
        30. 9.6.2.30  CLKIN1RDIV_BY1
        31. 9.6.2.31  CLKIN1RDIV_BY0
        32. 9.6.2.32  CLKIN2RDIV_BY1
        33. 9.6.2.33  CLKIN2RDIV_BY0
        34. 9.6.2.34  CLKIN3RDIV_BY1
        35. 9.6.2.35  CLKIN3RDIV_BY0
        36. 9.6.2.36  CLKIN0LOS_REC_CNT
        37. 9.6.2.37  CLKIN0LOS_LAT_SEL
        38. 9.6.2.38  CLKIN1LOS_REC_CNT
        39. 9.6.2.39  CLKIN1LOS_LAT_SEL
        40. 9.6.2.40  CLKIN2LOS_REC_CNT
        41. 9.6.2.41  CLKIN2LOS_LAT_SEL
        42. 9.6.2.42  CLKIN3LOS_REC_CNT
        43. 9.6.2.43  CLKIN3LOS_LAT_SEL
        44. 9.6.2.44  CLKIN_SWCTRL0
        45. 9.6.2.45  CLKIN_SWCTRL1
        46. 9.6.2.46  CLKIN_SWCTRL2
        47. 9.6.2.47  OSCIN_CTRL
        48. 9.6.2.48  OSCOUT_CTRL
        49. 9.6.2.49  OSCOUT_DIV
        50. 9.6.2.50  OSCOUT_DRV
        51. 9.6.2.51  OUTCH_SWRST
        52. 9.6.2.52  OUTCH01CNTL0
        53. 9.6.2.53  OUTCH01CNTL1
        54. 9.6.2.54  OUTCH23CNTL0
        55. 9.6.2.55  OUTCH23CNTL1
        56. 9.6.2.56  OUTCH45CNTL0
        57. 9.6.2.57  OUTCH45CNTL1
        58. 9.6.2.58  OUTCH67CNTL0
        59. 9.6.2.59  OUTCH67CNTL1
        60. 9.6.2.60  OUTCH89CNTL0
        61. 9.6.2.61  OUTCH89CNTL1
        62. 9.6.2.62  OUTCH1011CNTL0
        63. 9.6.2.63  OUTCH1011CNTL1
        64. 9.6.2.64  OUTCH1213CNTL0
        65. 9.6.2.65  OUTCH1213CNTL1
        66. 9.6.2.66  OUTCH1415CNTL0
        67. 9.6.2.67  OUTCH1415CNTL1
        68. 9.6.2.68  OUTCH01DIV_BY1
        69. 9.6.2.69  OUTCH01DIV_BY0
        70. 9.6.2.70  OUTCH23DIV_BY1
        71. 9.6.2.71  OUTCH23DIV_BY0
        72. 9.6.2.72  OUTCH45DIV_BY1
        73. 9.6.2.73  OUTCH45DIV_BY0
        74. 9.6.2.74  OUTCH67DIV_BY1
        75. 9.6.2.75  OUTCH67DIV_BY0
        76. 9.6.2.76  OUTCH89DIV_BY1
        77. 9.6.2.77  OUTCH89DIV_BY0
        78. 9.6.2.78  OUTCH1011DIV_BY1
        79. 9.6.2.79  OUTCH1011DIV_BY0
        80. 9.6.2.80  OUTCH1213DIV_BY1
        81. 9.6.2.81  OUTCH1213DIV_BY0
        82. 9.6.2.82  OUTCH1415DIV_BY1
        83. 9.6.2.83  OUTCH1415DIV_BY0
        84. 9.6.2.84  OUTCH_DIV_INV
        85. 9.6.2.85  PLL1CTRL0
        86. 9.6.2.86  PLL1CTRL1
        87. 9.6.2.87  PLL1CTRL2
        88. 9.6.2.88  PLL1_SWRST
        89. 9.6.2.89  PLL1WNDWSIZE
        90. 9.6.2.90  PLL1STRCELL
        91. 9.6.2.91  PLL1CPSETTING
        92. 9.6.2.92  PLL1CPSETTING_FL
        93. 9.6.2.93  PLL1_HOLDOVER_CTRL1
        94. 9.6.2.94  PLL1_HOLDOVER_MAXCNT_BY3
        95. 9.6.2.95  PLL1_HOLDOVER_MAXCNT_BY2
        96. 9.6.2.96  PLL1_HOLDOVER_MAXCNT_BY1
        97. 9.6.2.97  PLL1_HOLDOVER_MAXCNT_BY0
        98. 9.6.2.98  PLL1_NDIV_BY1
        99. 9.6.2.99  PLL1_NDIV_BY0
        100. 9.6.2.100 PLL1_LOCKDET_CYC_CNT_BY2
        101. 9.6.2.101 PLL1_LOCKDET_CYC_CNT_BY1
        102. 9.6.2.102 PLL1_LOCKDET_CYC_CNT_BY0
        103. 9.6.2.103 PLL1_STRG_BY4
        104. 9.6.2.104 PLL1_STRG_BY3
        105. 9.6.2.105 PLL1_STRG_BY2
        106. 9.6.2.106 PLL1_STRG_BY1
        107. 9.6.2.107 PLL1_STRG_BY0
        108. 9.6.2.108 PLL1RCCLKDIV
        109. 9.6.2.109 PLL2_CTRL0
        110. 9.6.2.110 PLL2_CTRL1
        111. 9.6.2.111 PLL2_CTRL2
        112. 9.6.2.112 PLL2_SWRST
        113. 9.6.2.113 PLL2_LF_C4R4
        114. 9.6.2.114 PLL2_LF_C3R3
        115. 9.6.2.115 PLL2_CP_SETTING
        116. 9.6.2.116 PLL2_NDIV_BY1
        117. 9.6.2.117 PLL2_NDIV_BY0
        118. 9.6.2.118 PLL2_RDIV_BY1
        119. 9.6.2.119 PLL2_RDIV_BY0
        120. 9.6.2.120 PLL2_STRG_INIT_BY1
        121. 9.6.2.121 PLL2_STRG_INIT_BY0
        122. 9.6.2.122 RAILDET_UP
        123. 9.6.2.123 RAILDET_LOW
        124. 9.6.2.124 PLL2_AC_CTRL
        125. 9.6.2.125 PLL2_CURR_STOR_CELL
        126. 9.6.2.126 PLL2_AC_THRESHOLD
        127. 9.6.2.127 PLL2_AC_STRT_THRESHOLD
        128. 9.6.2.128 PLL2_AC_WAIT_CTRL
        129. 9.6.2.129 PLL2_AC_JUMPSTEP
        130. 9.6.2.130 PLL2_LD_WNDW_SIZE
        131. 9.6.2.131 PLL2_LD_WNDW_SIZE_INITIAL
        132. 9.6.2.132 PLL2_LOCKDET_CYC_CNT_BY2
        133. 9.6.2.133 PLL2_LOCKDET_CYC_CNT_BY1
        134. 9.6.2.134 PLL2_LOCKDET_CYC_CNT_BY0
        135. 9.6.2.135 PLL2_LOCKDET_CYC_CNT_INITIAL_BY2
        136. 9.6.2.136 PLL2_LOCKDET_CYC_CNT_INITIAL_BY1
        137. 9.6.2.137 PLL2_LOCKDET_CYC_CNT_INITIAL_BY0
        138. 9.6.2.138 IOCTRL_SPI0
        139. 9.6.2.139 IOCTRL_SPI1
        140. 9.6.2.140 IOTEST_SDIO
        141. 9.6.2.141 IOTEST_SCL
        142. 9.6.2.142 IOTEST_SCS
        143. 9.6.2.143 IOCTRL_STAT0
        144. 9.6.2.144 IOCTRL_STAT1
        145. 9.6.2.145 STAT1MUX
        146. 9.6.2.146 STAT0MUX
        147. 9.6.2.147 STATPLL2CLKDIV
        148. 9.6.2.148 IOTEST_STAT0
        149. 9.6.2.149 IOTEST_STAT1
        150. 9.6.2.150 IOCTRL_SYNC
        151. 9.6.2.151 DUMMY_REGISTER_1
        152. 9.6.2.152 IOCTRL_CLKINSEL1
        153. 9.6.2.153 IOTEST_CLKINSEL1
        154. 9.6.2.154 PLL2_RDIV_CLKEN
        155. 9.6.2.155 PLL2_NDIV_CLKEN
        156. 9.6.2.156 STATUS
        157. 9.6.2.157 CH01_DDLY_BY0
        158. 9.6.2.158 CH23_DDLY_BY0
        159. 9.6.2.159 CH45_DDLY_BY0
        160. 9.6.2.160 CH67_DDLY_BY0
        161. 9.6.2.161 CH89_DDLY_BY0
        162. 9.6.2.162 CH1011_DDLY_BY0
        163. 9.6.2.163 CH1213_DDLY_BY0
        164. 9.6.2.164 CH1415_DDLY_BY0
        165. 9.6.2.165 OUTCH0_JESD_CTRL
        166. 9.6.2.166 OUTCH1_JESD_CTRL
        167. 9.6.2.167 OUTCH2_JESD_CTRL
        168. 9.6.2.168 OUTCH3_JESD_CTRL
        169. 9.6.2.169 OUTCH4_JESD_CTRL
        170. 9.6.2.170 OUTCH5_JESD_CTRL
        171. 9.6.2.171 OUTCH6_JESD_CTRL
        172. 9.6.2.172 OUTCH7_JESD_CTRL
        173. 9.6.2.173 OUTCH8_JESD_CTRL
        174. 9.6.2.174 OUTCH9_JESD_CTRL
        175. 9.6.2.175 OUTCH10_JESD_CTRL
        176. 9.6.2.176 OUTCH11_JESD_CTRL
        177. 9.6.2.177 OUTCH12_JESD_CTRL
        178. 9.6.2.178 OUTCH13_JESD_CTRL
        179. 9.6.2.179 OUTCH14_JESD_CTRL
        180. 9.6.2.180 OUTCH15_JESD_CTRL
        181. 9.6.2.181 CLKMUXVECTOR
        182. 9.6.2.182 OUTCH01CNTL2
        183. 9.6.2.183 OUTCH23CNTL2
        184. 9.6.2.184 OUTCH45CNTL2
        185. 9.6.2.185 OUTCH67CNTL2
        186. 9.6.2.186 OUTCH89CNTL2
        187. 9.6.2.187 OUTCH1011CNTL2
        188. 9.6.2.188 OUTCH1213CNTL2
        189. 9.6.2.189 OUTCH1415CNTL2
        190. 9.6.2.190 OUTCH0_JESD_CTRL1
        191. 9.6.2.191 OUTCH1_JESD_CTRL1
        192. 9.6.2.192 OUTCH2_JESD_CTRL1
        193. 9.6.2.193 OUTCH3_JESD_CTRL1
        194. 9.6.2.194 OUTCH4_JESD_CTRL1
        195. 9.6.2.195 OUTCH5_JESD_CTRL1
        196. 9.6.2.196 OUTCH6_JESD_CTRL1
        197. 9.6.2.197 OUTCH7_JESD_CTRL1
        198. 9.6.2.198 OUTCH8_JESD_CTRL1
        199. 9.6.2.199 OUTCH9_JESD_CTRL1
        200. 9.6.2.200 OUTCH10_JESD_CTRL1
        201. 9.6.2.201 OUTCH11_JESD_CTRL1
        202. 9.6.2.202 OUTCH12_JESD_CTRL1
        203. 9.6.2.203 OUTCH13_JESD_CTRL1
        204. 9.6.2.204 OUTCH14_JESD_CTRL1
        205. 9.6.2.205 OUTCH15_JESD_CTRL1
        206. 9.6.2.206 SYSREF_PLS_CNT
        207. 9.6.2.207 SYNCMUX
        208. 9.6.2.208 IOTEST_SYNC
        209. 9.6.2.209 OUTCH_LOWSKEW
        210. 9.6.2.210 PLL2_CTRL3
        211. 9.6.2.211 PLL1_HOLDOVER_CTRL0
        212. 9.6.2.212 IOCTRL_SYNC_1
        213. 9.6.2.213 OUTCH_TOP_JESD_CTRL
        214. 9.6.2.214 OUTCH_BOT_JESD_CTRL
        215. 9.6.2.215 OUTCH_JESD_CTRL1
        216. 9.6.2.216 PLL2_CTRL4
        217. 9.6.2.217 PLL2_CTRL5
        218. 9.6.2.218 PLL2_CTRL6
        219. 9.6.2.219 PLL2_CTRL7
  10. 10Applications and Implementation
    1. 10.1 Application Information
      1. 10.1.1 Digital Lock Detect Frequency Accuracy
        1. 10.1.1.1 Minimum Lock Time Calculation Example
    2. 10.2 Typical Application
      1. 10.2.1 Design Requirements
      2. 10.2.2 Detailed Design Procedure
        1. 10.2.2.1 PLL Loop Filter Design
        2. 10.2.2.2 Clock Output Assignment
        3. 10.2.2.3 Calculation Using LCM
        4. 10.2.2.4 Device Programming
        5. 10.2.2.5 Device Selection
        6. 10.2.2.6 Clock Architect
      3. 10.2.3 Application Curves
    3. 10.3 Do's and Don'ts
      1. 10.3.1 Pin Connection Recommendations
  11. 11Power Supply Recommendations
    1. 11.1 Recommended Power Supply Connection
    2. 11.2 Current Consumption / Power Dissipation Calculations
  12. 12Layout
    1. 12.1 Layout Guidelines
      1. 12.1.1 CLKin and OSCin
      2. 12.1.2 CLKout
    2. 12.2 Layout Example
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 デバイス・サポート
      1. 13.1.1 開発サポート
        1. 13.1.1.1 クロック設計ツール
        2. 13.1.1.2 Clock Architect
        3. 13.1.1.3 TICS Pro
    2. 13.2 ドキュメントの更新通知を受け取る方法
    3. 13.3 コミュニティ・リソース
    4. 13.4 商標
    5. 13.5 静電気放電に関する注意事項
    6. 13.6 Glossary
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

特長

  • デュアル・ループPLLアーキテクチャ
    • 65fs RMSジッタ(10kHz~20MHz)
    • 85fs RMSジッタ(100Hz~20MHz)
    • 122.88MHz時に-165dBc/Hzのノイズ・フロア
  • JESD204Bをサポート
    • 1ショット、パルス、および連続のSYSREF
  • 8つの周波数グループの16の差動出力クロック
    • 700mVpp~1600mVppのプログラマブル出力スイング
    • SYSREFクロック出力に対して各出力ペアを構成可能
    • 16ビット・チャネル・デバイダ
    • 最小SYSREF周波数25kHz
    • 最大出力周波数2GHz
    • 高精度デジタル遅延、動的に調整可能
      • クロック分配パス周波数×1/2のデジタル遅延(DDLY) (最大2GHz)
    • 60psステップのアナログ遅延
    • 50%デューティ・サイクルの出力分割、1~65535
      (偶数または奇数)
  • 4つのリファレンス入力
    • 入力消失時のホールドオーバー・モード
    • 自動および手動スイッチオーバー・モード
    • 信号損失(LOS)検出
  • 16出力アクティブ時の標準的な消費電力1.05W
  • 通常、1.8V (出力、入力)および3.3V電源(デジタル、PLL1、PLL2、OSC、PLL2コア)で動作
  • プログラマブル・ループ・フィルタを完全統合
  • PLL2
    • 最大レート250MHzのPLL2位相検出器
    • OSCin周波数ダブラー
    • 低ノイズVCOを内蔵
  • 内部電力調整: VDDOで-80dBcより優れたPSRRにより、差動出力122.88MHzを実現
  • 3線式または4線式SPIインターフェイス(4線式がデフォルト)
  • 産業用周囲温度: -40℃~+85℃
  • 105℃のPCB温度をサポート(サーマル・パッドで測定)
  • LMK04616: 10mm×10mm NFBGA-144パッケージ(0.8mmピッチ)

アプリケーション

  • LTE-BTS、スモール・セル、リモート無線ユニット(RRU)などのワイヤレス・インフラ
  • データ・コンバータおよび内蔵トランシーバ・クロッキング
  • ネットワーキング、SONET/SDH、DSLAM
  • 試験/測定機器

概要

LMK0461xデバイス・ファミリは、業界最高水準の性能と最低水準の消費電力を誇るJESD204B対応ジッタ・クリーナです。16のクロック出力を構成して、8つのJESD204Bコンバータ、あるいはデバイスおよびSYSREFクロックを使用したその他のロジック・デバイスを駆動できます。17個目の出力を構成して、PLL2からの信号や外付けVCXOのコピーを提供できます。

このデバイスは、完全統合されたPLL1およびPLL2ループ・フィルタ、多数の内蔵LDO、デジタルおよびアナログ遅延、3.3V、2.5V、1.8Vで出力をサポートする柔軟性、複数のSYSREFドメインを同時に生成するオプションといった特長を備え、使いやすいものとなっています。

JESD204Bアプリケーションに限らず、従来のクロッキング・システム向けに17の出力をそれぞれ個別に構成できます。

製品情報(1)

型番 VCO周波数
LMK04616 5.8~6.175GHz
  1. 提供されているすべてのパッケージについては、巻末の注文情報を参照してください。

概略回路図

LMK04616 g_frontpage_461x_v2.gif

改訂履歴

Changes from * Revision (March 2017) to A Revision

  • テキストを「-70dBcのPSRR」から「VDDOで-80dBcのPSRR」へ変更Go
  • SPIインターフェイスのデフォルトを3線式から4線式へ変更Go
  • VCO周波数を5.8~6.2GHzから5.8~6.175GHzへ変更Go
  • Changed VCO frequency from: 6200 MHz to: 6175 MHzGo
  • Removed tablenote from the doubler input frequency parameterGo
  • Changed VCO tuning range maximum from: 6200 to: 6175Go
  • Changed tablenote text from: ATE tested at 2949.12 MHz to: ATE tested at 258-MHz Phase detector frequencyGo
  • Removed tablenote from the output frequency parameterGo
  • Changed output frequency maximum from: 800 MHz to: 1000 MHz Go
  • Added content to the Driving CLKin and OSCin Pins With a Differential Source sectionGo
  • Updated Figure 36 Go
  • Changed the tuning range of the oscillator from: 6200 MHz to: 6175 MHzGo
  • Updated Figure 48 Go