クロック・バッファ

TI の各種クロック・バッファを使用してクロック・ツリーの設計を簡素化

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各種クロック・バッファで構成された TI の多様な製品ラインアップには、追加ジッタと出力スキューが小さい特性に加え、広い動作温度範囲に対応しているほか、LVCMOS、LVDS、LVPECL、HCSL など業界標準の出力フォーマットに対応している、という特長があります。これらのバッファは、性能とコストを重視する広範なアプリケーションでの使用に合わせて最適化済みです。

カテゴリ別の参照

バッファ・タイプ別に選択

シングルエンド・バッファ

TI の使いやすいシングルエンド・バッファを使用して、設計を最適化し、LVCMOS クロック・ソースの複数のコピーを生成します。

差動バッファ

TI の差動バッファを使用して、LVDS、LVPECL、HCSL、CML の複数の出力周波数を生成します。

コンフィギュラブル・バッファ

構成可能な(ピン・プログラマブル)クロック・バッファを使用して、一定の範囲のプロトコルに対して複数の出力周波数を生成します。

専用バッファ

ゼロ遅延バッファ、DDR メモリ・バッファ、デバイダ・バッファなど、追加低ジッタの専用バッファ製品ラインアップにより、産業用およびメモリ・アプリケーションのシステム設計を最適化します。

主なクロック・バッファ

LMKDB1120
クロック・バッファ

PCIe Gen 1~Gen 6 向け、DB2000QL 規格準拠、20 出力のクロック バッファ

概算価格 (USD) 1ku | 2.3

LMKDB1108
クロック・バッファ

PCIe® Gen 1 ~ Gen 6 向け、8 出力の LP-HCSL クロック バッファ

概算価格 (USD) 1ku | 3.047

技術リソース

アプリケーション・ノート
アプリケーション・ノート
How to Apply 1.8-V Signals to 3.3-V CDCLVC11xx Fanout Clock Buffer
CDCLVC11xx ファミリの低ジッタ LVCMOS ファンアウト・バッファが外部 RC ネットワークを実装して、最大 1.8V の電圧レベルで入力信号をサポートする方法をご確認ください。
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アプリケーション・ノート
アプリケーション・ノート
AC Coupling Between Differential LVPECL, LVDS, HSTL and CML (Rev. C)
さまざまなロジック・レベル(特に LVPECL、LVDS、HSTL、CML)間のインターフェイスに使用される AC 結合技術については、このアプリケーション・レポートを参照してください。
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アプリケーション・ノート
アプリケーション・ノート
Clocking Design Guidelines: Unused Pins
デバイスのデータシートに対する補足資料に相当する、未使用のデバイス・ピンに関するこれらのガイドラインを使用してください。 
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