WEBENCH® Clock Architect

最適なクロック・ツリーの迅速な設計を可能に

WEBENCH Clock Architect は、システム要件に最適なクロック・ツリーの簡単で迅速な設計を可能にします。 出力クロックの位相雑音シミュレーションは、半導体の実際の性能と一致しています。Clock Architect は、クロック・ジェネレータ、ジッタ・クリーナ、バッファからなる大規模なデータベースからデータを抽出し、システム・レベルのクロック・ツリーの選択、シミュレーション、およびデバイス構成を数分で実施します。

特長:

  • 1 つ以上の部品を使用したシステム・クロック・ツリー・ソリューションを推奨
  • PLL ループ・フィルタ設計のカスタマイズが可能
  • 出力クロックの位相雑音シミュレーションをエンド・ツー・エンドで実施
  • ソリューション内でアップストリームにあるデバイスからダウンストリーム・デバイスまで雑音をカスケード

TI のクロック設計ツール・スイート

WEBENCH Clock Architect WEBENCH EasyPLL クロック設計ツール
  リリース済み 廃止予定 廃止予定
Multiple Device Solutions Yes No No
Shows Part Area Yes No No
Shows Cost Yes Yes No
Supports All Products (LMX, LMK, CDC) Yes No No
Approximate Current Calculation Yes No No
Calculates Phase Noise and Integrated Phase Noise Quantities
(Jitter, EVM, etc.)
Yes Yes Yes
Fractional Simulations
(Delta Sigma Modulator Noise, Fractional Spurs)
Coming Yes Yes
Calculates Lock Time Coming Yes No
Calculates Digital VCO calibration Time Coming Yes No
Bode Plot Yes Yes Yes
Passive Loop Filter Design Yes Yes Yes
Active Loop Filter Design Yes Yes No
Interface with EVM Software Coming None None

シミュレーションではなくクロックのプログラミングに関心がある場合は、TI の  CodeLoader  ソフトウェアをダウンロードしてください。  

クロック・ツリーの次期設計に役立つ Clock Architect の新機能を見つけるには、Clock Architect instructions(英語)をご覧ください。

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