LMK04616 超低ノイズ / 低消費電力 JESD204B 準拠クロック・ジッタ・クリーナ | TIJ.co.jp

LMK04616 (供給中) 超低ノイズ / 低消費電力 JESD204B 準拠クロック・ジッタ・クリーナ

 

概要

LMK0461xデバイス・ファミリは、業界最高水準の性能と最低水準の消費電力を誇るJESD204B対応ジッタ・クリーナです。16のクロック出力を構成して、8つのJESD204Bコンバータ、あるいはデバイスおよびSYSREFクロックを使用したその他のロジック・デバイスを駆動できます。17個目の出力を構成して、PLL2からの信号や外付けVCXOのコピーを提供できます。

このデバイスは、完全統合されたPLL1およびPLL2ループ・フィルタ、多数の内蔵LDO、デジタルおよびアナログ遅延、3.3V、2.5V、1.8Vで出力をサポートする柔軟性、複数のSYSREFドメインを同時に生成するオプションといった特長を備え、使いやすいものとなっています。

JESD204Bアプリケーションに限らず、従来のクロッキング・システム向けに17の出力をそれぞれ個別に構成できます。

特長

  • デュアル・ループPLLアーキテクチャ
    • 65fs RMSジッタ(10kHz~20MHz)
    • 85fs RMSジッタ(100Hz~20MHz)
    • 122.88MHz時に-165dBc/Hzのノイズ・フロア
  • JESD204Bをサポート
    • 1ショット、パルス、および連続のSYSREF
  • 8つの周波数グループの16の差動出力クロック
    • 700mVpp~1600mVppのプログラマブル出力スイング
    • SYSREFクロック出力に対して各出力ペアを構成可能
    • 16ビット・チャネル・デバイダ
    • 最小SYSREF周波数25kHz
    • 最大出力周波数2GHz
    • 高精度デジタル遅延、動的に調整可能
      • クロック分配パス周波数×1/2のデジタル遅延(DDLY) (最大2GHz)
    • 60psステップのアナログ遅延
    • 50%デューティ・サイクルの出力分割、1~65535
      (偶数または奇数)
  • 4つのリファレンス入力
    • 入力消失時のホールドオーバー・モード
    • 自動および手動スイッチオーバー・モード
    • 信号損失(LOS)検出
  • 16出力アクティブ時の標準的な消費電力1.05W
  • 通常、1.8V (出力、入力)および3.3V電源(デジタル、PLL1、PLL2、OSC、PLL2コア)で動作
  • プログラマブル・ループ・フィルタを完全統合
  • PLL2
    • 最大レート250MHzのPLL2位相検出器
    • OSCin周波数ダブラー
    • 低ノイズVCOを内蔵
  • 内部電力調整: VDDOで-80dBcより優れたPSRRにより、差動出力122.88MHzを実現
  • 3線式または4線式SPIインターフェイス(4線式がデフォルト)
  • 産業用周囲温度: -40℃~+85℃
  • 105℃のPCB温度をサポート(サーマル・パッドで測定)
  • LMK04616: 10mm×10mm NFBGA-144パッケージ(0.8mmピッチ)

All trademarks are the property of their respective owners.

機能一覧

他の製品と比較 単一ループ PLL メール Excelへダウンロード
Part number オーダー・オプション Number of outputs Output type Output frequency (Min) (MHz) Output frequency (Max) (MHz) Number of Inputs Input type Supply voltage (Min) (V) Divider ratio Supply voltage (Max) (V) Features Operating temperature range (C) Rating
LMK04616 ご注文 16     HCSL
HSDS
LVDS
LVPECL    
0.03     2000     4     CML
HSDS
LCPECL
LVCMOS
LVDS
LVPECL    
1.7     1 to 65535     3.465     105C PCB temp
Holdover mode
JESD204B SYSREF
JESD204B SYSREF Generation
Jitter Cleaner/Clock Generator/Clock Distribution
Integrated LDOs
Integrated Loop Filters
Low Power Design
Manual and automatic switching between inputs
Semi-Digital PLL
SPI    
-40 to 85     Catalog    
LMK04208 ご注文 7     LVCMOS
LVDS
LVPECL    
0.329     3072     2     CML
HSDS
LCPECL
LVCMOS
LVDS
LVPECL    
3.15     1 to 32     3.45     Holdover mode
Int. xtal oscillator
Manual/auto switch
SPI
uWire    
-40 to 85     Catalog    
LMK04228 ご注文 15     LVDS
LVPECL
LVCMOS    
    3       3.15       3.45     JEDEC JESD204B Support
Dual PLL Architecture
Automatic and Manual Switch-Over Modes
Hitless Switching and LOS
Holdover Mode
OSCin Frequency Doubler
Multi-Mode Clock Distribution    
-40 to 85     Catalog    
LMK04610 ご注文 10     HCSL
HSDS
LVDS
LVPECL    
0.03     2000     2     CML
HSDS
LCPECL
LVCMOS
LVDS
LVPECL    
1.7     1 to 65535     3.465     105C PCB temp
Holdover mode
JESD204B SYSREF
JESD204B SYSREF Generation
Jitter Cleaner/Clock Generator/Clock Distribution
Integrated LDOs
Integrated Loop Filters
Low Power Design
Manual and automatic switching between inputs
Semi-Digital PLL
SPI    
-40 to 85     Catalog    
LMK04808 ご注文 14     LVCMOS
LVDS
LVPECL    
0.22     3072     2     CML
HSDS
LCPECL
LVCMOS
LVDS
LVPECL    
3.15     1 to 1045     3.45     uWire
SPI
Holdover mode
Manual/auto switch
Int. xtal oscillator    
-40 to 85     Catalog    
LMK04821 ご注文 15     HSDS
LCPECL
LVCMOS
LVDS
LVPECL    
0.045     2075     3     CML
HSDS
LCPECL
LVCMOS
LVDS
LVPECL    
3.15     DevCLK 1 to 32
SYSREF 8 to 8191
VCO1Div 2 to 8    
3.45     105C PCB temp
Holdover mode
Int. xtal oscillator
JESD204B SYSREF Generation
Manual/auto switch
SPI
uWire    
-40 to 85     Catalog    
LMK04826 ご注文 15     HSDS
LCPECL
LVCMOS
LVDS
LVPECL    
0.225     2505     3     CML
HSDS
LCPECL
LVCMOS
LVDS
LVPECL    
3.15     DevCLK 1 to 32
SYSREF 8 to 8191