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LP2996-N

アクティブ

シャットダウン・ピン採用、DDR2 向け、1.5A DDR 終端レギュレータ

製品詳細

Vin (min) (V) 1.8 Vin (max) (V) 5.5 Vout (min) (V) 0.656 Vout (max) (V) 0.698 Features Shutdown Pin for S3 Iq (typ) (mA) 0.32 Rating Catalog Operating temperature range (°C) 0 to 125 Product type DDR DDR memory type DDR, DDR2
Vin (min) (V) 1.8 Vin (max) (V) 5.5 Vout (min) (V) 0.656 Vout (max) (V) 0.698 Features Shutdown Pin for S3 Iq (typ) (mA) 0.32 Rating Catalog Operating temperature range (°C) 0 to 125 Product type DDR DDR memory type DDR, DDR2
HSOIC (DDA) 8 29.4 mm² 4.9 x 6 SOIC (D) 8 29.4 mm² 4.9 x 6 WQFN (NHP) 16 16 mm² 4 x 4
  • 最小VDDQ:
    • 1.8V (LP2996-N)
    • 1.35V (LP2996A)
  • ソースおよびシンク電流
  • 低い出力電圧オフセット
  • 出力電圧の設定に外付け抵抗が不要
  • リニア・トポロジ
  • Suspend-to-RAM (STR)機能
  • 適切なESRのセラミック・コンデンサで安定
  • 少ない外付け部品数
  • サーマル・シャットダウン

アプリケーション

  • LP2996-N: DDR1およびDDR2の終端電圧
  • LP2996A: DDR1、DDR2、DDR3、DDR3Lの終端電圧
  • FPGA
  • 産業用および医療用PC
  • SSTL-2およびSSTL-3の終端
  • HSTLの終端

All trademarks are the property of their respective owners.

  • 最小VDDQ:
    • 1.8V (LP2996-N)
    • 1.35V (LP2996A)
  • ソースおよびシンク電流
  • 低い出力電圧オフセット
  • 出力電圧の設定に外付け抵抗が不要
  • リニア・トポロジ
  • Suspend-to-RAM (STR)機能
  • 適切なESRのセラミック・コンデンサで安定
  • 少ない外付け部品数
  • サーマル・シャットダウン

アプリケーション

  • LP2996-N: DDR1およびDDR2の終端電圧
  • LP2996A: DDR1、DDR2、DDR3、DDR3Lの終端電圧
  • FPGA
  • 産業用および医療用PC
  • SSTL-2およびSSTL-3の終端
  • HSTLの終端

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LP2996-NおよびLP2996Aリニア・レギュレータは、DDR-SDRAMに関するJEDEC SSTL-2仕様を満たすよう設計されています。これらのデバイスはDDR2もサポートしています。LP2996AはDDR3およびDDR3L VTTバスの終端をサポートし、VDDQの最小値は1.35Vです。これらのデバイスには高速のオペアンプが搭載されているため、負荷過渡応答が非常に優れています。出力ステージでは貫通電流が防止され、DDR-SDRAM終端での必要に応じて、アプリケーションで1.5Aの連続的な電流と、最大3Aの過渡ピーク電流を供給できます。LP2996-NおよびLP2996AにはVSENSEピンも搭載され、優れた負荷レギュレーションを行うとともに、チップセットとDIMMの基準電圧としてVREF出力を供給します。

LP2996-NおよびLP2996Aには追加機能として、アクティブLOWのシャットダウン(SD)ピンがあり、Suspend-to-RAM (STR)機能を提供します。SDがLOWに設定されると、VTT出力がtri-stateになり、高インピーダンス出力を供給しますが、VREFはアクティブに維持されます。このモードでは、低い静止電流によって消費電力を削減できます。

LP2998およびLP2998-Q1デバイスは、車載用途およびDDRアプリケーションで、氷点下の温度で動作が必要とされる場合にお勧めします。

アプリケーション設計者はWEBENCH設計ツールを使用して、LP2998およびLP2998-Q1を使用するアプリケーションの生成、最適化、シミュレーションを実行できます。

LP2996-NおよびLP2996Aリニア・レギュレータは、DDR-SDRAMに関するJEDEC SSTL-2仕様を満たすよう設計されています。これらのデバイスはDDR2もサポートしています。LP2996AはDDR3およびDDR3L VTTバスの終端をサポートし、VDDQの最小値は1.35Vです。これらのデバイスには高速のオペアンプが搭載されているため、負荷過渡応答が非常に優れています。出力ステージでは貫通電流が防止され、DDR-SDRAM終端での必要に応じて、アプリケーションで1.5Aの連続的な電流と、最大3Aの過渡ピーク電流を供給できます。LP2996-NおよびLP2996AにはVSENSEピンも搭載され、優れた負荷レギュレーションを行うとともに、チップセットとDIMMの基準電圧としてVREF出力を供給します。

LP2996-NおよびLP2996Aには追加機能として、アクティブLOWのシャットダウン(SD)ピンがあり、Suspend-to-RAM (STR)機能を提供します。SDがLOWに設定されると、VTT出力がtri-stateになり、高インピーダンス出力を供給しますが、VREFはアクティブに維持されます。このモードでは、低い静止電流によって消費電力を削減できます。

LP2998およびLP2998-Q1デバイスは、車載用途およびDDRアプリケーションで、氷点下の温度で動作が必要とされる場合にお勧めします。

アプリケーション設計者はWEBENCH設計ツールを使用して、LP2998およびLP2998-Q1を使用するアプリケーションの生成、最適化、シミュレーションを実行できます。

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート LP2996-N、LP2996A DDR終端レギュレータ データシート (Rev. K 翻訳版) PDF | HTML 英語版 (Rev.K) PDF | HTML 2017年 2月 7日
アプリケーション・ノート Limiting DDR Termination Regulators’ Inrush Current 2016年 8月 23日
EVM ユーザー ガイド (英語) AN-1268 LP2996 Evaluation Board (Rev. A) 2013年 5月 7日

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

LP2996LQEVAL — DDR ターミネーション・レギュレータ

LP2996 DDR Termination Regulator

ユーザー ガイド: PDF
評価ボード

LP2996MREVAL — DDR ターミネーション・レギュレータ

LP2996 DDR Termination Regulator

ユーザー ガイド: PDF
シミュレーション・モデル

LP2996-N PSpice Transient Model

SNOM563.ZIP (82 KB) - PSpice Model
シミュレーション・モデル

LP2996-N Unencrypted PSpice Transient Model

SNOM566.ZIP (7 KB) - PSpice Model
パッケージ ピン数 ダウンロード
HSOIC (DDA) 8 オプションの表示
SOIC (D) 8 オプションの表示
WQFN (NHP) 16 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 材質成分
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報:
  • ファブの拠点
  • 組み立てを実施した拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

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