TIDA-00078

ダイレクト・ダウン・コンバージョン・システム、I/Q 接続付き

TIDA-00078

設計ファイル

概要

The I/Q Correction block implemented in the Field Programmable Gate Array (FPGA) of the TSW6011EVM helps users to adopt a direct down conversion receiver architecture in a wireless system. The I/Q correction block consists of a single-tap blind algorithm, which corrects the frequency-independent I/Q imbalance in a complex zero-IF receiver system. Along with the I/Q correction block, the FPGA includes a digital gain block, a digital power-measurement block, x2 of interpolation block, an I/Q offset correction block, and a quadrature mixing block.

特長
  1. Direct Down conversion receiver signal chain with automatic IQ correction
  2. Includes TRF371125 IQ demod for direct conversion to baseband
  3. ADS5282 to capture the IQ receive signal for IQ processing
  4. Automatic blind IQ correction IP example provided on Altera Cyclone III FPGA
??image.gallery.download_ja_JP?? 字幕付きのビデオを表示 ビデオ

組み立てられたボードは、テストと性能検証のみの目的で開発されたものであり、販売していません。

設計ファイルと製品

設計ファイル

すぐに使用できるシステム・ファイルをダウンロードすると、設計プロセスを迅速化できます。

SLWU085.PDF (2311 K)

リファレンス・デザインの概要と検証済みの性能テスト・データ

SLWR040.PDF (349 K)

設計レイアウトとコンポーネントを示した詳細な回路図

TIDR727.PDF (68 K)

設計に使用したコンポーネント、参照指定子、メーカー名や型番などを記入した詳細なリスト

TIDR728.ZIP (2213 K)

コンポーネントの配置を明示する詳細な設計レイアウト

製品

設計や代替製品候補に TI 製品を含めます。

IQ 復調器

TRF3711250.7 ~ 4.0GHz、広帯域、統合型ダイレクト・ダウン・コンバージョン・レシーバ

データシート: PDF
クロック・ジェネレータ

CDCE62005デュアル VCO 内蔵、5/10 出力、クロック・ジェネレータ / ジッタ・クリーナ

データシート: PDF | HTML
リニア・レギュレータと低ドロップアウト (LDO) レギュレータ

TPS760イネーブル搭載、50mA、16V、低ドロップアウト電圧レギュレータ

データシート: PDF
リニア・レギュレータと低ドロップアウト (LDO) レギュレータ

TPS767イネーブルとリセットとディレイ機能搭載、1A、10V、低ドロップアウト電圧レギュレータ

データシート: PDF | HTML
降圧コンバータ (スイッチ内蔵)

TPS546103V ~ 6V 入力、6A、同期整流・降圧コンバータ

データシート: PDF | HTML
高速 ADC(≧10 MSPS)

ADS52828 チャネル、12 ビット、65MSPS AD コンバータ(ADC)

データシート: PDF
高速 DAC (10MSPS 超過)

DAC5672デュアルチャネル、14 ビット、275MSPS、D/A コンバータ (DAC)

データシート: PDF

技術資料

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種類 タイトル 英語版のダウンロード 日付
設計ガイド Direct Down-Conversion System With I/Q Correction (TIDA-00078 CerTIfied Design) 2013年 7月 23日

サポートとトレーニング

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