JAJSFI7E May   2018  – March 2019 AFE7681 , AFE7683 , AFE7684 , AFE7685 , AFE7686

PRODUCTION DATA.  

  1. 1デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 機能ブロック図
  2. 2改訂履歴
  3. 3Device Comparison
  4. 4デバイスおよびドキュメントのサポート
    1. 4.1 デバイス・サポート
      1. 4.1.1 デベロッパー・ネットワークの製品に関する免責事項
    2. 4.2 ドキュメントのサポート
      1. 4.2.1 関連資料
    3. 4.3 関連リンク
    4. 4.4 Community Resources
    5. 4.5 商標
    6. 4.6 静電気放電に関する注意事項
    7. 4.7 Export Control Notice
    8. 4.8 Glossary
  5. 5メカニカル、パッケージ、および注文情報
    1. 5.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

1.1 特長

  • 14 ビット分解能
  • サンプル・レート
    • DAC: 9GSPS
    • ADC: 3GSPS
  • RF 周波数範囲：最大 5.2GHz
  • 最大 RF 信号帯域幅
    • クワッド・チャネル・モード (4T4R)： 800MHz (シングルバンド)、300MHz (デュアルバンド)
    • デュアル・チャネル・モード (2T2R)： 1200MHz (TX)/1000MHz (RX) (シングルバンド)、800MHz (デュアルバンド)
  • RX チャネル単位で選択可能なオンチップ・デュアル DSA
  • TX DSA 機能を内蔵
  • デジタル
    • デュアルバンドのデジタル・アップコンバータ (DUC)
    • デュアルバンドのデジタル・ダウンコンバータ (DDC)
    • DUC/DDC 用 32 ビット NCO
    • 補間率: 6x、8x、9x、12x、16x、18x、24x、36x
    • 間引き率: /2、/3、/4、/6、/8、/9、/12、/16、/18、/24、/32
    • TDD における RX/FB の動的スイッチング
  • インターフェイス
    • 8つのSerDesトランシーバ(最大15Gbps)
    • 8b/10b エンコードによる 16 ビット および 12 ビット JESD204B トランスポート層フォーマット
    • サブクラス 1 のマルチデバイス同期
  • クロック
    • 内蔵 PLL/VCO により DAC および ADC クロックを生成
  • パッケージ： 17mm×17mm FC BGA、0.8mm ピッチ
  • 電源: 1.85V、1.15V、1.0V、-1.8V