JAJSLO2A March   2021  – September 2021 AWR1843AOP

PRODUCTION DATA  

  1. 特長
  2. アプリケーション
  3. 概要
    1. 3.1 機能ブロック図
  4. Revision History
  5. Device Comparison
    1. 5.1 Related Products
  6. Terminal Configuration and Functions
    1. 6.1 Pin Diagram
    2. 6.2 Pin Attributes
    3. 6.3 Signal Descriptions
      1. 6.3.1 Pin Functions - Digital and Analog [ALP Package]
  7. Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings
    3. 7.3  Power-On Hours (POH)
    4. 7.4  Recommended Operating Conditions
    5. 7.5  Power Supply Specifications
    6. 7.6  Power Consumption Summary
    7. 7.7  RF Specification
    8. 7.8  CPU Specifications
    9. 7.9  Thermal Resistance Characteristics for FCBGA Package [ALP0180A]
    10. 7.10 Timing and Switching Characteristics
      1. 7.10.1  Antenna Radiation Patterns
        1. 7.10.1.1 Antenna Radiation Patterns for Receiver
        2. 7.10.1.2 Antenna Radiation Patterns for Transmitter
      2. 7.10.2  Antenna Positions
      3. 7.10.3  Power Supply Sequencing and Reset Timing
      4. 7.10.4  Input Clocks and Oscillators
        1. 7.10.4.1 Clock Specifications
      5. 7.10.5  Multibuffered / Standard Serial Peripheral Interface (MibSPI)
        1. 7.10.5.1 Peripheral Description
        2. 7.10.5.2 MibSPI Transmit and Receive RAM Organization
          1. 7.10.5.2.1 SPI Timing Conditions
          2. 7.10.5.2.2 SPI Master Mode Switching Parameters (CLOCK PHASE = 0, SPICLK = output, SPISIMO = output, and SPISOMI = input)
          3. 7.10.5.2.3 SPI Master Mode Switching Parameters (CLOCK PHASE = 1, SPICLK = output, SPISIMO = output, and SPISOMI = input)
        3. 7.10.5.3 SPI Slave Mode I/O Timings
          1. 7.10.5.3.1 SPI Slave Mode Switching Parameters (SPICLK = input, SPISIMO = input, and SPISOMI = output)
        4. 7.10.5.4 Typical Interface Protocol Diagram (Slave Mode)
      6. 7.10.6  LVDS Interface Configuration
        1. 7.10.6.1 LVDS Interface Timings
      7. 7.10.7  General-Purpose Input/Output
        1. 7.10.7.1 Switching Characteristics for Output Timing versus Load Capacitance (CL) (1) (1)
      8. 7.10.8  Controller Area Network Interface (DCAN)
        1. 7.10.8.1 Dynamic Characteristics for the DCANx TX and RX Pins
      9. 7.10.9  Controller Area Network - Flexible Data-rate (CAN-FD)
        1. 7.10.9.1 Dynamic Characteristics for the CANx TX and RX Pins
      10. 7.10.10 Serial Communication Interface (SCI)
        1. 7.10.10.1 SCI Timing Requirements
      11. 7.10.11 Inter-Integrated Circuit Interface (I2C)
        1. 7.10.11.1 I2C Timing Requirements (1)
      12. 7.10.12 Quad Serial Peripheral Interface (QSPI)
        1. 7.10.12.1 QSPI Timing Conditions
        2. 7.10.12.2 Timing Requirements for QSPI Input (Read) Timings (1) (1)
        3. 7.10.12.3 QSPI Switching Characteristics
      13. 7.10.13 ETM Trace Interface
        1. 7.10.13.1 ETMTRACE Timing Conditions
        2. 7.10.13.2 ETM TRACE Switching Characteristics
      14. 7.10.14 Data Modification Module (DMM)
        1. 7.10.14.1 DMM Timing Requirements
      15. 7.10.15 JTAG Interface
        1. 7.10.15.1 JTAG Timing Conditions
        2. 7.10.15.2 Timing Requirements for IEEE 1149.1 JTAG
        3. 7.10.15.3 Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG
  8. Detailed Description
    1. 8.1 Overview
    2. 8.2 Functional Block Diagram
    3. 8.3 Subsystems
      1. 8.3.1 RF and Analog Subsystem
        1. 8.3.1.1 Clock Subsystem
        2. 8.3.1.2 Transmit Subsystem
        3. 8.3.1.3 Receive Subsystem
      2. 8.3.2 Processor Subsystem
      3. 8.3.3 Automotive Interface
      4. 8.3.4 Main Subsystem Cortex-R4F Memory Map
      5. 8.3.5 DSP Subsystem Memory Map
    4. 8.4 Other Subsystems
      1. 8.4.1 ADC Channels (Service) for User Application
        1. 8.4.1.1 GP-ADC Parameter
  9. Monitoring and Diagnostics
    1. 9.1 Monitoring and Diagnostic Mechanisms
      1. 9.1.1 Error Signaling Module
  10. 10Applications, Implementation, and Layout
    1. 10.1 Application Information
    2. 10.2 Reference Schematic
  11. 11Device and Documentation Support
    1. 11.1 Device Nomenclature
    2. 11.2 Tools and Software
    3. 11.3 Documentation Support
    4. 11.4 サポート・リソース
    5. 11.5 Trademarks
    6. 11.6 Electrostatic Discharge Caution
    7. 11.7 Glossary
  12. 12Mechanical, Packaging, and Orderable Information
    1. 12.1 Packaging Information
    2. 12.2 Tray Information for ALP, 15 × 15 mm

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ(パッケージ|ピン)
  • ALP|180
サーマルパッド・メカニカル・データ
発注情報

特長

  • FMCW トランシーバ
    • 4 つのレシーバと 3 つのトランスミッタを内蔵したアンテナ搭載パッケージ (AOP)
    • PLL、トランスミッタ、レシーバ、ベースバンド、ADC を内蔵
    • 76~81GHz 帯で使用可能帯域幅 4GHz
    • フラクショナル N PLL を使用した超高精度のチャープ・エンジン
    • TX 実効等方放射電力 (EIRP):16dBm
    • RX 実効等方ノイズ指数:10dB (76~81GHz)
    • 1MHz での位相ノイズ:
      • –95dBc/Hz (76~77GHz)
      • –93dBc/Hz (77~81GHz)
  • 較正および自己テスト (監視機能) を内蔵
    • Arm® Cortex®-R4F ベースの無線制御システム
    • 内蔵ファームウェア (ROM)
    • 周波数および温度の自己較正システム
  • FMCW 信号処理用の C674x DSP
  • オンチップ・メモリ:2MB RAM
  • 物体追跡 / 分類、AUTOSAR、インターフェイス制御用の Arm Cortex-R4F マイクロコントローラ
    • 自律モード (QSPI フラッシュ・メモリからのユーザー・アプリケーションのロード) をサポート
  • ホスト・インターフェイス
    • CAN (2 つのインスタンス、1 つは CAN-FD)
  • ユーザー・アプリケーションで利用可能なその他のインターフェイス
    • 最大 6 つの汎用 ADC チャネル
    • 最大 2 つの SPI ポート
    • 最大 2 つの UART
    • I2C
    • GPIO
    • 未加工 ADC データおよびデバッグ計測用の 2 レーンの LVDS インターフェイス
  • 機能安全準拠製品向け
    • 機能安全アプリケーション向けに開発
    • ISO26262 機能安全性に準拠したシステム設計を支援するドキュメントを準備中
    • ASIL-B までを対象としたハードウェア・インテグリティ
    • 安全性関連の認証
      • TUV Sud による ISO 26262 認定を計画中
  • AEC-Q100 準拠
  • AWR1843AOP の高度な機能
    • ホスト・プロセッサの関与を必要としない自己監視機能を内蔵
    • 複素ベースバンド・アーキテクチャ
    • 干渉検出機能を内蔵
    • 送信経路内のプログラム可能な位相ローテーターにより、ビーム形成が可能
  • パワー・マネージメント
    • 内蔵 LDO ネットワークにより PSRR の向上を実現
    • I/O は 3.3V/1.8V のデュアル電圧に対応
  • クロック・ソース
    • 40MHz の外部発振器をサポート
    • 40MHz の外部駆動クロック (方形波 / 正弦波) をサポート
    • 負荷コンデンサ付きの 40MHz 水晶振動子接続をサポート
  • ハードウェア設計が簡単
    • 組み立てが簡単で低コストの PCB を設計できる 0.8mm ピッチ、180 ピン、15mm × 15mm のフリップチップ BGA パッケージ (ALP)
    • 小さなソリューション・サイズ
  • 車載用動作温度範囲に対応