JAJSGS5Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成と機能
    1. 5.1 ピン構造図
    2. 5.2 信号概要
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 – 車載用
    3. 6.3  ESD 定格 – 民生用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 TMS320F2803x の消費電流 (60MHz の SYSCLKOUT)
      2. 6.5.2 消費電流の低減
      3. 6.5.3 消費電流グラフ (VREG 有効)
    6. 6.6  電気的特性
    7. 6.7  熱抵抗特性
      1. 6.7.1 PN パッケージ
      2. 6.7.2 PAG パッケージ
      3. 6.7.3 RSH パッケージ
    8. 6.8  熱設計の検討事項
    9. 6.9  MCU との JTAG デバッグ プローブ接続 (信号バッファリングなし)
    10. 6.10 パラメータ情報
      1. 6.10.1 タイミング パラメータの記号
      2. 6.10.2 タイミング パラメータに関する一般的な注意事項
    11. 6.11 テスト負荷回路
    12. 6.12 電源シーケンス
      1. 6.12.1 リセット (XRS) のタイミング要件
      2. 6.12.2 リセット (XRS) のスイッチング特性
    13. 6.13 クロック仕様
      1. 6.13.1 デバイス クロック表
        1. 6.13.1.1 2803x のクロックの一覧表 (60MHz デバイス)
        2. 6.13.1.2 デバイス クロック要件 / 特性
        3. 6.13.1.3 内部のゼロ ピン発振器 (INTOSC1、INTOSC2) の特性
      2. 6.13.2 クロックの要件および特性
        1. 6.13.2.1 XCLKIN のタイミング要件 – PLL 有効
        2. 6.13.2.2 XCLKIN のタイミング要件 – PLL 無効
        3. 6.13.2.3 XCLKOUT のスイッチング特性 (PLL バイパスまたは有効)
    14. 6.14 フラッシュ のタイミング
      1. 6.14.1 T 温度仕様品のフラッシュ / OTP 耐久性
      2. 6.14.2 S 温度仕様品のフラッシュ / OTP 耐久性
      3. 6.14.3 Q 温度仕様品のフラッシュ / OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT でのフラッシュ パラメータ
      5. 6.14.5 フラッシュ / OTP のアクセス タイミング
      6. 6.14.6 フラッシュ データ保持期間
  8. 7 詳細説明
    1. 7.1 概要
      1. 7.1.1  CPU
      2. 7.1.2  制御補償器アクセラレータ (CLA)
      3. 7.1.3  メモリ バス (ハーバード バス アーキテクチャ)
      4. 7.1.4  ペリフェラル バス
      5. 7.1.5  リアルタイムの JTAG および分析
      6. 7.1.6  フラッシュ
      7. 7.1.7  M0、M1 SARAM
      8. 7.1.8  L0 SARAM、L1、L2、L3 DPSARAM
      9. 7.1.9  ブート ROM
        1. 7.1.9.1 エミュレーション ブート
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 ブートローダが使用するペリフェラル ピン
      10. 7.1.10 セキュリティ
      11. 7.1.11 ペリフェラル割り込み拡張 (PIE) ブロック
      12. 7.1.12 外部割り込み (XINT1～XINT3)
      13. 7.1.13 内部ゼロ ピン発振器、発振器、PLL
      14. 7.1.14 ウォッチドッグ
      15. 7.1.15 ペリフェラルのクロック駆動
      16. 7.1.16 低消費電力モード
      17. 7.1.17 ペリフェラル フレーム 0、1、2、3 (PFn)
      18. 7.1.18 汎用入出力 (GPIO) マルチプレクサ (MUX)
      19. 7.1.19 32 ビット CPU タイマ (0、1、2)
      20. 7.1.20 制御ペリフェラル
      21. 7.1.21 シリアル ポート ペリフェラル
    2. 7.2 メモリ マップ
    3. 7.3 レジスタ マップ
    4. 7.4 デバイス エミュレーション レジスタ
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 オンチップ電圧レギュレータ (VREG)
        1. 7.5.1.1 オンチップ VREG の使い方
        2. 7.5.1.2 オンチップ VREG の無効化
      2. 7.5.2 オンチップ パワーオン リセット (POR) およびブラウンアウト リセット (BOR) 回路
    6. 7.6 システム コントロール
      1. 7.6.1 内部ゼロ ピン発振器
      2. 7.6.2 水晶発振器オプション
      3. 7.6.3 PLL ベース クロック モジュール
      4. 7.6.4 入力クロックの喪失 (NMI ウォッチドッグ機能)
      5. 7.6.5 CPU ウォッチドッグ モジュール
    7. 7.7 低消費電力モード ブロック
    8. 7.8 割り込み
      1. 7.8.1 外部割り込み
        1. 7.8.1.1 外部割り込みの電気的データ / タイミング
          1. 7.8.1.1.1 外部割り込みのタイミング要件
          2. 7.8.1.1.2 外部割り込みのスイッチング特性
    9. 7.9 ペリフェラル
      1. 7.9.1  制御補償器アクセラレータ (CLA) の概要
      2. 7.9.2  アナログ ブロック
        1. 7.9.2.1 A/D コンバータ (ADC)
          1. 7.9.2.1.1 特長
          2. 7.9.2.1.2 ADC 変換開始の電気的データ / タイミング
            1. 7.9.2.1.2.1 外部 ADC 変換開始のスイッチング特性
          3. 7.9.2.1.3 オンチップ A/D コンバータ (ADC) の電気的データ / タイミング
            1. 7.9.2.1.3.1 ADC の電気的特性
            2. 7.9.2.1.3.2 ADC の電力モード
            3. 7.9.2.1.3.3 内部温度センサ
              1. 7.9.2.1.3.3.1 温度センサ係数
            4. 7.9.2.1.3.4 ADC パワーアップ制御ビットのタイミング
              1. 7.9.2.1.3.4.1 ADC パワーアップ遅延
            5. 7.9.2.1.3.5 ADC のシーケンシャルおよび同時タイミング
        2. 7.9.2.2 ADC MUX
        3. 7.9.2.3 コンパレータ ブロック
          1. 7.9.2.3.1 オンチップ・コンパレータ / DAC の電気的データ / タイミング
            1. 7.9.2.3.1.1 コンパレータ / DAC の電気的特性
      3. 7.9.3  詳細説明
      4. 7.9.4  シリアル ペリフェラル インターフェイス (SPI) モジュール
        1. 7.9.4.1 SPI マスタ モードの電気的データ / タイミング
          1. 7.9.4.1.1 SPI マスタ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.1.2 SPI マスタ モードの外部タイミング (クロック位相 = 1)
        2. 7.9.4.2 SPI スレーブ モードの電気的データ / タイミング
          1. 7.9.4.2.1 SPI スレーブ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.2.2 SPI スレーブ モードの外部タイミング (クロック位相 = 1)
      5. 7.9.5  シリアル通信インターフェイス (SCI) モジュール
      6. 7.9.6  LIN (Local Interconnect Network)
      7. 7.9.7  拡張コントローラ エリア ネットワーク (eCAN) モジュール
      8. 7.9.8  I2C (Inter-Integrated Circuit)
        1. 7.9.8.1 I2C の電気的データ / タイミング
          1. 7.9.8.1.1 I2C のタイミング要件
          2. 7.9.8.1.2 I2C のスイッチング特性
      9. 7.9.9  エンハンスド PWM モジュール (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM の電気的データ / タイミング
          1. 7.9.9.1.1 ePWM のタイミング要件
          2. 7.9.9.1.2 ePWM のスイッチング特性
        2. 7.9.9.2 トリップ ゾーン入力のタイミング
          1. 7.9.9.2.1 トリップ ゾーン入力のタイミング要件
      10. 7.9.10 高分解能 PWM (HRPWM)
        1. 7.9.10.1 HRPWM の電気的データ / タイミング
          1. 7.9.10.1.1 高分解能 PWM の特性
      11. 7.9.11 拡張キャプチャ モジュール (eCAP1)
        1. 7.9.11.1 eCAP の電気的データ / タイミング
          1. 7.9.11.1.1 拡張キャプチャ (eCAP) のタイミング要件
          2. 7.9.11.1.2 eCAP のスイッチング特性
      12. 7.9.12 高分解能キャプチャ (HRCAP) モジュール
        1. 7.9.12.1 HRCAP の電気的データ / タイミング
          1. 7.9.12.1.1 高分解能キャプチャ (HRCAP) のタイミング要件
      13. 7.9.13 拡張直交エンコーダ パルス (eQEP)
        1. 7.9.13.1 eQEP の電気的データ / タイミング
          1. 7.9.13.1.1 拡張直交エンコーダ パルス (eQEP) のタイミング要件
          2. 7.9.13.1.2 eQEP のスイッチング特性
      14. 7.9.14 JTAG ポート
      15. 7.9.15 汎用入出力 (GPIO) MUX
        1. 7.9.15.1 GPIO の電気的データ / タイミング
          1. 7.9.15.1.1 GPIO - 出力タイミング
            1. 7.9.15.1.1.1 汎用出力のスイッチング特性
          2. 7.9.15.1.2 GPIO - 入力タイミング
            1. 7.9.15.1.2.1 汎用入力のタイミング要件
          3. 7.9.15.1.3 入力信号のサンプリング ウィンドウ幅
          4. 7.9.15.1.4 低消費電力モードのウェイクアップ タイミング
            1. 7.9.15.1.4.1 アイドル モードのタイミング要件
            2. 7.9.15.1.4.2 IDLE モードのスイッチング特性
            3. 7.9.15.1.4.3 スタンバイ モードのタイミング要件
            4. 7.9.15.1.4.4 スタンバイ モードのスイッチング特性
            5. 7.9.15.1.4.5 ホールト モードのタイミング要件
            6. 7.9.15.1.4.6 ホールト モードのスイッチング特性
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 テキサス・インスツルメンツのリファレンス・デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスと開発ツールの命名法
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.9.15 汎用入出力 (GPIO) MUX

GPIO MUX は、個別ピン ビットバンギング I/O 機能に加えて、1 つの GPIO ピン上に最大 3 つの独立したペリフェラル信号を多重化できます。

本デバイスは 45 の GPIO ピンをサポートしています。GPIO 制御およびデータ レジスタは、レジスタ上での 32 ビット操作を (16 ビット操作と共に) 可能にするため、ペリフェラル フレーム 1 に割り当てられています。表 7-39 に、GPIO レジスタのマッピングを示します。

表 7-39 GPIO レジスタ
名称アドレスサイズ (x16)説明
GPIO 制御レジスタ (EALLOW 保護)
GPACTRL0x6F802GPIO A 制御レジスタ (GPIO0～31)
GPAQSEL10x6F822GPIO A フィルタ選択 1 レジスタ (GPIO0～15)
GPAQSEL20x6F842GPIO A フィルタ選択 2 レジスタ (GPIO16～31)
GPAMUX10x6F862GPIO A MUX 1 レジスタ (GPIO0～15)
GPAMUX20x6F882GPIO A MUX 2 レジスタ (GPIO16～31)
GPADIR0x6F8A2GPIO A 方向レジスタ (GPIO0～31)
GPAPUD0x6F8C2GPIO A プルアップ ディスエーブル レジスタ (GPIO0～31)
GPBCTRL0x6F902GPIO B 制御レジスタ (GPIO32～44)
GPBQSEL10x6F922GPIO B クオリファイア選択 1 レジスタ (GPIO32～44)
GPBMUX10x6F962GPIO B MUX 1 レジスタ (GPIO32～44)
GPBDIR0x6F9A2GPIO B 方向レジスタ (GPIO32～44)
GPBPUD0x6F9C2GPIO B プルアップ ディスエーブル レジスタ (GPIO32～44)
AIOMUX10x6FB62アナログ、I/O MUX 1 レジスタ (AIO0～AIO15)
AIODIR0x6FBA2アナログ、I/O 方向レジスタ (AIO0～AIO15)
GPIO データ レジスタ (EALLOW 保護なし)
GPADAT0x6FC02GPIO A データ レジスタ (GPIO0～31)
GPASET0x6FC22GPIO A データ セット レジスタ (GPIO0～31)
GPACLEAR0x6FC42GPIO A データ クリア レジスタ (GPIO0～31)
GPATOGGLE0x6FC62GPIO A データ トグル レジスタ (GPIO0～31)
GPBDAT0x6FC82GPIO B データ レジスタ (GPIO32～44)
GPBSET0x6FCA2GPIO B データ セット レジスタ (GPIO32～44)
GPBCLEAR0x6FCC2GPIO B データ クリア レジスタ (GPIO32～44)
GPBTOGGLE0x6FCE2GPIO B データ トグル レジスタ (GPIO32～44)
AIODAT0x6FD82アナログ I/O データ レジスタ (AIO0～AIO15)
AIOSET0x6FDA2アナログ I/O データ セット レジスタ (AIO0～AIO15)
AIOCLEAR0x6FDC2アナログ I/O データ クリア レジスタ (AIO0～AIO15)
AIOTOGGLE0x6FDE2アナログ I/O データ トグル レジスタ (AIO0～AIO15)
GPIO 割り込みおよび低消費電力モード選択レジスタ (EALLOW 保護)
GPIOXINT1SEL0x6FE01XINT1 GPIO 入力選択レジスタ (GPIO0～31)
GPIOXINT2SEL0x6FE11XINT2 GPIO 入力選択レジスタ (GPIO0～31)
GPIOXINT3SEL0x6FE21XINT3 GPIO 入力選択レジスタ (GPIO0～31)
GPIOLPMSEL0x6FE82LPM GPIO 選択レジスタ (GPIO0～31)
注:

GPxMUXn/AIOMUXn および GPxQSELn レジスタへの書き込みが発生してから動作が有効になるまでに、2 SYSCLKOUT サイクルの遅れが生じます。

表 7-40 GPIOA MUX
リセット時のデフォルトの
1 次 I/O 機能		ペリフェラル
選択 1 (1)(2)		ペリフェラル
選択 2 (1)(2)		ペリフェラル
選択 3 (1)(2)
GPAMUX1 レジスタ ビット(GPAMUX1 ビット = 00)(GPAMUX1 ビット = 01)(GPAMUX1 ビット = 10)(GPAMUX1 ビット = 11)
1-0GPIO0EPWM1A (O)予約済み予約済み
3-2GPIO1EPWM1B (O)予約済みCOMP1OUT (O)
5-4GPIO2EPWM2A (O)予約済み予約済み
7-6GPIO3EPWM2B (O)SPISOMIA (I/O)COMP2OUT (O)
9-8GPIO4EPWM3A (O)予約済み予約済み
11-10GPIO5EPWM3B (O)SPISIMOA (I/O)ECAP1 (I/O)
13-12GPIO6EPWM4A (O)EPWMSYNCI (I)EPWMSYNCO (O)
15-14GPIO7EPWM4B (O)SCIRXDA (I)予約済み
17-16GPIO8EPWM5A (O)予約済みADCSOCAO (O)
19-18GPIO9EPWM5B (O)LINTXA (O)HRCAP1 (I)
21-20GPIO10EPWM6A (O)予約済みADCSOCBO (O)
23-22GPIO11EPWM6B (O)LINRXA (I)HRCAP2 (I)
25-24GPIO12TZ1 (I)SCITXDA (O)SPISIMOB (I/O)
27-26GPIO13 (3)TZ2 (I)予約済みSPISOMIB (I/O)
29-28GPIO14 (3)TZ3 (I)LINTXA (O)SPICLKB (I/O)
31-30GPIO15 (3)TZ1 (I)LINRXA (I)SPISTEB (I/O)
GPAMUX2 レジスタ ビット(GPAMUX2 ビット = 00)(GPAMUX2 ビット = 01)(GPAMUX2 ビット = 10)(GPAMUX2 ビット = 11)
1-0GPIO16SPISIMOA (I/O)予約済みTZ2 (I)
3-2GPIO17SPISOMIA (I/O)予約済みTZ3 (I)
5-4GPIO18SPICLKA (I/O)LINTXA (O)XCLKOUT (O)
7-6GPIO19/XCLKINSPISTEA (I/O)LINRXA (I)ECAP1 (I/O)
9-8GPIO20EQEP1A (I)予約済みCOMP1OUT (O)
11-10GPIO21EQEP1B (I)予約済みCOMP2OUT (O)
13-12GPIO22EQEP1S (I/O)予約済みLINTXA (O)
15-14GPIO23EQEP1I (I/O)予約済みLINRXA (I)
17-16GPIO24ECAP1 (I/O)予約済みSPISIMOB (I/O)
19-18GPIO25 (3)予約済み予約済みSPISOMIB (I/O)
21-20GPIO26 (3)HRCAP1 (I)予約済みSPICLKB (I/O)
23-22GPIO27 (3)HRCAP2 (I)予約済みSPISTEB (I/O)
25-24GPIO28SCIRXDA (I)SDAA (I/OD) TZ2 (I)
27-26GPIO29SCITXDA (O)SCLA (I/OD) TZ3 (I)
29-28GPIO30CANRXA (I)予約済み予約済み
31-30GPIO31CANTXA (O)予約済み予約済み
(1) 「予約済み」は、この GPxMUX1/2 レジスタ設定にペリフェラルが割り当てられていないことを意味します。「予約済み」の設定を選択すると、ピンの状態が未定義となり、ピンが駆動される可能性があります。この選択肢は、将来の拡張のために予約された設定です。
(2) I = 入力、O = 出力、OD = オープン ドレイン
(3) これらのピンは、64 ピン パッケージでは利用できません。
表 7-41 GPIOB MUX
リセット時のデフォルトの
1 次 I/O 機能		ペリフェラル選択 1 (1)ペリフェラル選択 2 (1)ペリフェラル選択 3 (1)
GPBMUX1 レジスタ ビット(GPBMUX1 ビット = 00)(GPBMUX1 ビット = 01)(GPBMUX1 ビット = 10)(GPBMUX1 ビット = 11)
1-0GPIO32SDAA (I/OD)EPWMSYNCI (I)ADCSOCAO (O)
3-2GPIO33SCLA (I/OD)EPWMSYNCO (O)ADCSOCBO (O)
5-4GPIO34COMP2OUT (O)予約済みCOMP3OUT (O)
7-6GPIO35 (TDI)予約済み予約済み予約済み
9-8GPIO36 (TMS)予約済み予約済み予約済み
11-10GPIO37 (TDO)予約済み予約済み予約済み
13-12GPIO38/XCLKIN (TCK)予約済み予約済み予約済み
15-14GPIO39 (2)予約済み予約済み予約済み
17-16GPIO40 (2)EPWM7A (O)予約済み予約済み
19-18GPIO41 (2)EPWM7B (O)予約済み予約済み
21-20GPIO42 (2)予約済み予約済みCOMP1OUT (O)
23-22GPIO43 (2)予約済み予約済みCOMP2OUT (O)
25-24GPIO44 (2)予約済み予約済み予約済み
27-26予約済み予約済み予約済み予約済み
29-28予約済み予約済み予約済み予約済み
31-30予約済み予約済み予約済み予約済み
(1) I = 入力、O = 出力、OD = オープン ドレイン
(2) これらのピンは、64 ピン パッケージでは利用できません。
表 7-42 80 ピン PN パッケージのアナログ MUX
リセット時のデフォルト
AIOx とペリフェラル選択 1 (1)ペリフェラル選択 2 とペリフェラル選択 3 (1)
AIOMUX1 レジスタ ビットAIOMUX1 ビット = 0,xAIOMUX1 ビット = 1,x
1-0ADCINA0 (I)ADCINA0 (I)
3-2ADCINA1 (I)ADCINA1 (I)
5-4AIO2 (I/O)ADCINA2 (I)、COMP1A (I)
7-6ADCINA3 (I)ADCINA3 (I)
9-8AIO4 (I/O)ADCINA4 (I)、COMP2A (I)
11-10ADCINA5 (I)ADCINA5 (I)
13-12AIO6 (I/O)ADCINA6 (I)、COMP3A (I)
15-14ADCINA7 (I)ADCINA7 (I)
17-16ADCINB0 (I)ADCINB0 (I)
19-18ADCINB1 (I)ADCINB1 (I)
21-20AIO10 (I/O)ADCINB2 (I)、COMP1B (I)
23-22ADCINB3 (I)ADCINB3 (I)
25-24AIO12 (I/O)ADCINB4 (I)、COMP2B (I)
27-26ADCINB5 (I)ADCINB5 (I)
29-28AIO14 (I/O)ADCINB6 (I)、COMP3B (I)
31-30ADCINB7 (I)ADCINB7 (I)
(1) I = 入力、O = 出力
表 7-43 56 ピン RSH および 64 ピン PAG パッケージのアナログ MUX
リセット時のデフォルト
AIOx とペリフェラル選択 1 (1)ペリフェラル選択 2 とペリフェラル選択 3 (1)
AIOMUX1 レジスタ ビットAIOMUX1 ビット = 0,xAIOMUX1 ビット = 1,x
1-0ADCINA0 (I)、VREFHI (I)ADCINA0 (I)、VREFHI (I)
3-2ADCINA1 (I)ADCINA1 (I)
5-4AIO2 (I/O)ADCINA2 (I)、COMP1A (I)
7-6ADCINA3 (I)ADCINA3 (I)
9-8AIO4 (I/O)ADCINA4 (I)、COMP2A (I)
11-10––
13-12AIO6 (I/O)ADCINA6 (I)、COMP3A (I)
15-14ADCINA7 (I)ADCINA7 (I)
17-16ADCINB0 (I)ADCINB0 (I)
19-18ADCINB1 (I)ADCINB1 (I)
21-20AIO10 (I/O)ADCINB2 (I)、COMP1B (I)
23-22ADCINB3 (I)ADCINB3 (I)
25-24AIO12 (I/O)ADCINB4 (I)、COMP2B (I)
27-26––
29-28AIO14 (I/O)ADCINB6 (I)、COMP3B (I)
31-30ADCINB7 (I)ADCINB7 (I)
(1) I = 入力、O = 出力

ユーザーは、各 GPIO ピンの入力クオリフィケーションのタイプを、GPxQSEL1/2 レジスタを使用して次の 4 つの選択肢から選択できます。

  • SYSCLKOUT への同期のみ (GPxQSEL1/2 = 0、0)：これは、リセット時のすべての GPIO ピンのデフォルト モードであり、入力信号をシステム クロック (SYSCLKOUT) に単純に同期させます。
  • サンプリング ウィンドウを使用したクオリフィケーション (GPxQSEL1/2 = 0,1 および 1,0)：このモードでは、入力信号がシステム クロック (SYSCLKOUT) に同期した後、指定されたサイクル数でクオリファイされて初めて、入力が変化できます。
  • サンプリング周期は、GPxCTRL レジスタの QUALPRD ビットで指定され、8 つの信号のグループとして設定されます。入力信号をサンプリングするために SYSCLKOUT サイクルの倍数が指定されます。サンプリング ウィンドウは 3 サンプルと 6 サンプルのどちらかであり、図 7-47 (6 サンプル モードの場合) に示すように、すべてのサンプルが同じ (すべて 0 またはすべて 1) である場合にのみ出力が変更されます。
  • 同期なし (GPxQSEL1/2 = 1,1)：このモードは、同期が不要なペリフェラル (ペリフェラル内で同期が実行される) に使用されます。

デバイスではマルチレベルの多重化が必要であるため、ペリフェラル入力信号を複数の GPIO ピンにマッピングできるようになっている場合があります。また、入力信号が選択されていない場合、ペリフェラルの種類に応じて、入力信号はデフォルトで 0 または 1 の状態に設定されます。

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A. x は、A または B のポートを表します。たとえば、GPxDIR は、選択した GPIO ピンに応じて、GPADIR レジスタと GPBDIR レジスタのいずれかを表します。
B. GPxDAT のラッチ / 読み取りは、同じメモリ領域からアクセスできます。
C. これは、一般的な GPIO MUX のブロック図です。すべての機能が、すべての GPIO ピンで利用できるとは限りません。ピンによる違いについては、『TMS320F2803x リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』の「システム コントロール」の章を参照してください。
図 7-45 GPIO の多重化