JAJSGS5Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成と機能
    1. 5.1 ピン構造図
    2. 5.2 信号概要
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 – 車載用
    3. 6.3  ESD 定格 – 民生用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 TMS320F2803x の消費電流 (60MHz の SYSCLKOUT)
      2. 6.5.2 消費電流の低減
      3. 6.5.3 消費電流グラフ (VREG 有効)
    6. 6.6  電気的特性
    7. 6.7  熱抵抗特性
      1. 6.7.1 PN パッケージ
      2. 6.7.2 PAG パッケージ
      3. 6.7.3 RSH パッケージ
    8. 6.8  熱設計の検討事項
    9. 6.9  MCU との JTAG デバッグ プローブ接続 (信号バッファリングなし)
    10. 6.10 パラメータ情報
      1. 6.10.1 タイミング パラメータの記号
      2. 6.10.2 タイミング パラメータに関する一般的な注意事項
    11. 6.11 テスト負荷回路
    12. 6.12 電源シーケンス
      1. 6.12.1 リセット (XRS) のタイミング要件
      2. 6.12.2 リセット (XRS) のスイッチング特性
    13. 6.13 クロック仕様
      1. 6.13.1 デバイス クロック表
        1. 6.13.1.1 2803x のクロックの一覧表 (60MHz デバイス)
        2. 6.13.1.2 デバイス クロック要件 / 特性
        3. 6.13.1.3 内部のゼロ ピン発振器 (INTOSC1、INTOSC2) の特性
      2. 6.13.2 クロックの要件および特性
        1. 6.13.2.1 XCLKIN のタイミング要件 – PLL 有効
        2. 6.13.2.2 XCLKIN のタイミング要件 – PLL 無効
        3. 6.13.2.3 XCLKOUT のスイッチング特性 (PLL バイパスまたは有効)
    14. 6.14 フラッシュ のタイミング
      1. 6.14.1 T 温度仕様品のフラッシュ / OTP 耐久性
      2. 6.14.2 S 温度仕様品のフラッシュ / OTP 耐久性
      3. 6.14.3 Q 温度仕様品のフラッシュ / OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT でのフラッシュ パラメータ
      5. 6.14.5 フラッシュ / OTP のアクセス タイミング
      6. 6.14.6 フラッシュ データ保持期間
  8. 7 詳細説明
    1. 7.1 概要
      1. 7.1.1  CPU
      2. 7.1.2  制御補償器アクセラレータ (CLA)
      3. 7.1.3  メモリ バス (ハーバード バス アーキテクチャ)
      4. 7.1.4  ペリフェラル バス
      5. 7.1.5  リアルタイムの JTAG および分析
      6. 7.1.6  フラッシュ
      7. 7.1.7  M0、M1 SARAM
      8. 7.1.8  L0 SARAM、L1、L2、L3 DPSARAM
      9. 7.1.9  ブート ROM
        1. 7.1.9.1 エミュレーション ブート
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 ブートローダが使用するペリフェラル ピン
      10. 7.1.10 セキュリティ
      11. 7.1.11 ペリフェラル割り込み拡張 (PIE) ブロック
      12. 7.1.12 外部割り込み (XINT1～XINT3)
      13. 7.1.13 内部ゼロ ピン発振器、発振器、PLL
      14. 7.1.14 ウォッチドッグ
      15. 7.1.15 ペリフェラルのクロック駆動
      16. 7.1.16 低消費電力モード
      17. 7.1.17 ペリフェラル フレーム 0、1、2、3 (PFn)
      18. 7.1.18 汎用入出力 (GPIO) マルチプレクサ (MUX)
      19. 7.1.19 32 ビット CPU タイマ (0、1、2)
      20. 7.1.20 制御ペリフェラル
      21. 7.1.21 シリアル ポート ペリフェラル
    2. 7.2 メモリ マップ
    3. 7.3 レジスタ マップ
    4. 7.4 デバイス エミュレーション レジスタ
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 オンチップ電圧レギュレータ (VREG)
        1. 7.5.1.1 オンチップ VREG の使い方
        2. 7.5.1.2 オンチップ VREG の無効化
      2. 7.5.2 オンチップ パワーオン リセット (POR) およびブラウンアウト リセット (BOR) 回路
    6. 7.6 システム コントロール
      1. 7.6.1 内部ゼロ ピン発振器
      2. 7.6.2 水晶発振器オプション
      3. 7.6.3 PLL ベース クロック モジュール
      4. 7.6.4 入力クロックの喪失 (NMI ウォッチドッグ機能)
      5. 7.6.5 CPU ウォッチドッグ モジュール
    7. 7.7 低消費電力モード ブロック
    8. 7.8 割り込み
      1. 7.8.1 外部割り込み
        1. 7.8.1.1 外部割り込みの電気的データ / タイミング
          1. 7.8.1.1.1 外部割り込みのタイミング要件
          2. 7.8.1.1.2 外部割り込みのスイッチング特性
    9. 7.9 ペリフェラル
      1. 7.9.1  制御補償器アクセラレータ (CLA) の概要
      2. 7.9.2  アナログ ブロック
        1. 7.9.2.1 A/D コンバータ (ADC)
          1. 7.9.2.1.1 特長
          2. 7.9.2.1.2 ADC 変換開始の電気的データ / タイミング
            1. 7.9.2.1.2.1 外部 ADC 変換開始のスイッチング特性
          3. 7.9.2.1.3 オンチップ A/D コンバータ (ADC) の電気的データ / タイミング
            1. 7.9.2.1.3.1 ADC の電気的特性
            2. 7.9.2.1.3.2 ADC の電力モード
            3. 7.9.2.1.3.3 内部温度センサ
              1. 7.9.2.1.3.3.1 温度センサ係数
            4. 7.9.2.1.3.4 ADC パワーアップ制御ビットのタイミング
              1. 7.9.2.1.3.4.1 ADC パワーアップ遅延
            5. 7.9.2.1.3.5 ADC のシーケンシャルおよび同時タイミング
        2. 7.9.2.2 ADC MUX
        3. 7.9.2.3 コンパレータ ブロック
          1. 7.9.2.3.1 オンチップ・コンパレータ / DAC の電気的データ / タイミング
            1. 7.9.2.3.1.1 コンパレータ / DAC の電気的特性
      3. 7.9.3  詳細説明
      4. 7.9.4  シリアル ペリフェラル インターフェイス (SPI) モジュール
        1. 7.9.4.1 SPI マスタ モードの電気的データ / タイミング
          1. 7.9.4.1.1 SPI マスタ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.1.2 SPI マスタ モードの外部タイミング (クロック位相 = 1)
        2. 7.9.4.2 SPI スレーブ モードの電気的データ / タイミング
          1. 7.9.4.2.1 SPI スレーブ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.2.2 SPI スレーブ モードの外部タイミング (クロック位相 = 1)
      5. 7.9.5  シリアル通信インターフェイス (SCI) モジュール
      6. 7.9.6  LIN (Local Interconnect Network)
      7. 7.9.7  拡張コントローラ エリア ネットワーク (eCAN) モジュール
      8. 7.9.8  I2C (Inter-Integrated Circuit)
        1. 7.9.8.1 I2C の電気的データ / タイミング
          1. 7.9.8.1.1 I2C のタイミング要件
          2. 7.9.8.1.2 I2C のスイッチング特性
      9. 7.9.9  エンハンスド PWM モジュール (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM の電気的データ / タイミング
          1. 7.9.9.1.1 ePWM のタイミング要件
          2. 7.9.9.1.2 ePWM のスイッチング特性
        2. 7.9.9.2 トリップ ゾーン入力のタイミング
          1. 7.9.9.2.1 トリップ ゾーン入力のタイミング要件
      10. 7.9.10 高分解能 PWM (HRPWM)
        1. 7.9.10.1 HRPWM の電気的データ / タイミング
          1. 7.9.10.1.1 高分解能 PWM の特性
      11. 7.9.11 拡張キャプチャ モジュール (eCAP1)
        1. 7.9.11.1 eCAP の電気的データ / タイミング
          1. 7.9.11.1.1 拡張キャプチャ (eCAP) のタイミング要件
          2. 7.9.11.1.2 eCAP のスイッチング特性
      12. 7.9.12 高分解能キャプチャ (HRCAP) モジュール
        1. 7.9.12.1 HRCAP の電気的データ / タイミング
          1. 7.9.12.1.1 高分解能キャプチャ (HRCAP) のタイミング要件
      13. 7.9.13 拡張直交エンコーダ パルス (eQEP)
        1. 7.9.13.1 eQEP の電気的データ / タイミング
          1. 7.9.13.1.1 拡張直交エンコーダ パルス (eQEP) のタイミング要件
          2. 7.9.13.1.2 eQEP のスイッチング特性
      14. 7.9.14 JTAG ポート
      15. 7.9.15 汎用入出力 (GPIO) MUX
        1. 7.9.15.1 GPIO の電気的データ / タイミング
          1. 7.9.15.1.1 GPIO - 出力タイミング
            1. 7.9.15.1.1.1 汎用出力のスイッチング特性
          2. 7.9.15.1.2 GPIO - 入力タイミング
            1. 7.9.15.1.2.1 汎用入力のタイミング要件
          3. 7.9.15.1.3 入力信号のサンプリング ウィンドウ幅
          4. 7.9.15.1.4 低消費電力モードのウェイクアップ タイミング
            1. 7.9.15.1.4.1 アイドル モードのタイミング要件
            2. 7.9.15.1.4.2 IDLE モードのスイッチング特性
            3. 7.9.15.1.4.3 スタンバイ モードのタイミング要件
            4. 7.9.15.1.4.4 スタンバイ モードのスイッチング特性
            5. 7.9.15.1.4.5 ホールト モードのタイミング要件
            6. 7.9.15.1.4.6 ホールト モードのスイッチング特性
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 テキサス・インスツルメンツのリファレンス・デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスと開発ツールの命名法
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3 レジスタ マップ

これらのデバイスは 4 つのペリフェラル レジスタ空間を備えています。これらの空間は以下のように分類されます。

ペリフェラル フレーム 0： これらは、CPU メモリ バスに直接割り当てられたペリフェラルです。表 7-8 を参照してください。
ペリフェラル フレーム 1： これらは、32 ビット ペリフェラル バスに割り当てられたペリフェラルです。表 7-9 を参照してください。
ペリフェラル フレーム 2： これらは、16 ビット ペリフェラル バスに割り当てられたペリフェラルです。表 7-10 を参照してください。
ペリフェラル フレーム 3： これらは、32 ビット ペリフェラル バスに割り当てられ、CLA からアクセス可能なペリフェラルです。表 7-11 を参照してください。
表 7-8 ペリフェラル フレーム 0 レジスタ
名称(1)アドレス範囲サイズ (×16)EALLOW 保護 (2)
デバイス エミュレーション レジスタ0x00 0880～0x00 0984261あり
システム パワー コントロール レジスタ0x00 0985～0x00 09873可能
フラッシュ レジスタ (3)0x00 0A80～0x00 0ADF96あり
コード セキュリティ モジュール レジスタ0x00 0AE0～0x00 0AEF16あり
ADC レジスタ (0 待機読み出しのみ)0x00 0B00～0x00 0B0F16なし
CPU タイマ 0/1/2 レジスタ0x00 0C00～0x00 0C3F64なし
PIE レジスタ0x00 0CE0～0x00 0CFF32なし
PIE ベクタ テーブル0x00 0D00～0x00 0DFF256なし
CLA レジスタ0x00 1400～0x00 147F128あり
CLA から CPU へのメッセージ RAM (CPU による書き込みは無視されます。)0x00 1480～0x00 14FF128該当なし
CPU から CLA へのメッセージ RAM (CLA による書き込みは無視されます。)0x00 1500～0x00 157F128該当なし
(1) フレーム 0 のレジスタは 16 ビットおよび 32 ビット アクセスをサポートしています。
(2) レジスタが EALLOW 保護されている場合は、EALLOW 命令が実行されるまで書き込みを実行できません。EDIS 命令は書き込みを無効化し、ストレイ コードまたはポインタがレジスタの内容を破壊するのを防止します。
(3) フラッシュ レジスタはコード セキュリティ モジュール (CSM) によっても保護されています。
表 7-9 ペリフェラル フレーム 1 レジスタ
名称アドレス範囲サイズ (×16)EALLOW 保護
eCAN-A レジスタ0x00 6000～0x00 61FF512 (1)
eCAP1 レジスタ0x00 6A00～0x00 6A1F32なし
HRCAP1 レジスタ0x00 6AC0～0x00 6ADF32(1)
HRCAP2 レジスタ0x00 6AE0～0x00 6AFF32(1)
eQEP1 レジスタ0x00 6B00～0x00 6B3F64 (1)
LIN-A レジスタ0x00 6C00～0x00 6C7F128 (1)
GPIO レジスタ0x00 6F80～0x00 6FFF128 (1)
(1) 一部のレジスタは EALLOW 保護されています。詳細については、『TMS320F2803x リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』を参照してください。

 

表 7-10 ペリフェラル フレーム 2 レジスタ
名称アドレス範囲サイズ (×16)EALLOW 保護
システム コントロール レジスタ0x00 7010～0x00 702F32あり
SPI-A レジスタ0x00 7040～0x00 704F16なし
SCI-A レジスタ0x00 7050～0x00 705F16なし
NMI ウォッチドッグ割り込みレジスタ0x00 7060～0x00 706F16あり
外部割り込みレジスタ0x00 7070～0x00 707F16あり
ADC レジスタ0x00 7100～0x00 717F128 (1)
I2C-A レジスタ0x00 7900～0x00 793F64 (1)
SPI-B レジスタ0x00 7740～0x00 774F16なし
(1) 一部のレジスタは EALLOW 保護されています。詳細については、『TMS320F2803x リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』を参照してください。
表 7-11 ペリフェラル フレーム 3 レジスタ
名称アドレス範囲サイズ (×16)EALLOW 保護
コンパレータ 1 レジスタ0x00 6400～0x00 641F32 (1)
コンパレータ 2 レジスタ0x00 6420～0x00 643F32 (1)
コンパレータ 3 レジスタ0x00 6440～0x00 645F32 (1)
ePWM1 + HRPWM1 レジスタ0x00 6800～0x00 683F64 (1)
ePWM2 + HRPWM2 レジスタ0x00 6840～0x00 687F64 (1)
ePWM3 + HRPWM3 レジスタ0x00 6880～0x00 68BF64 (1)
ePWM4 + HRPWM4 レジスタ0x00 68C0～0x00 68FF64 (1)
ePWM5 + HRPWM5 レジスタ0x00 6900～0x00 693F64 (1)
ePWM6 + HRPWM6 レジスタ0x00 6940～0x00 697F64 (1)
ePWM7 + HRPWM7 レジスタ0x00 6980～0x00 69BF64 (1)
(1) 一部のレジスタは EALLOW 保護されています。詳細については、『TMS320F2803x リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』を参照してください。