JAJSFJ6C October   2012  – May 2018 TMS570LS0332 , TMS570LS0432

PRODUCTION DATA.  

  1. 1デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 機能ブロック図
  2. 2改訂履歴
  3. 3Device Comparison
  4. 4Terminal Configuration and Functions
    1. 4.1 PZ QFP Package Pinout (100-Pin)
    2. 4.2 Terminal Functions
      1. 4.2.1  High-End Timer (N2HET)
      2. 4.2.2  Enhanced Quadrature Encoder Pulse Modules (eQEP)
      3. 4.2.3  General-Purpose Input/Output (GPIO)
      4. 4.2.4  Controller Area Network Interface Modules (DCAN1, DCAN2)
      5. 4.2.5  Multibuffered Serial Peripheral Interface (MibSPI1)
      6. 4.2.6  Standard Serial Peripheral Interface (SPI2)
      7. 4.2.7  Local Interconnect Network Controller (LIN)
      8. 4.2.8  Multibuffered Analog-to-Digital Converter (MibADC)
      9. 4.2.9  System Module
      10. 4.2.10 Error Signaling Module (ESM)
      11. 4.2.11 Main Oscillator
      12. 4.2.12 Test/Debug Interface
      13. 4.2.13 Flash
      14. 4.2.14 Core Supply
      15. 4.2.15 I/O Supply
      16. 4.2.16 Core and I/O Supply Ground Reference
    3. 4.3 Output Multiplexing and Control
      1. 4.3.1 Notes on Output Multiplexing
      2. 4.3.2 General Rules for Multiplexing Control Registers
    4. 4.4 Special Multiplexed Options
      1. 4.4.1 Filtering for eQEP Inputs
        1. 4.4.1.1 eQEPA Input
        2. 4.4.1.2 eQEPB Input
        3. 4.4.1.3 eQEPI Input
        4. 4.4.1.4 eQEPS Input
      2. 4.4.2 N2HET PIN_nDISABLE Input Port
  5. 5Specifications
    1. 5.1  Absolute Maximum Ratings
    2. 5.2  ESD Ratings
    3. 5.3  Power-On Hours (POH)
    4. 5.4  Recommended Operating Conditions
    5. 5.5  Switching Characteristics Over Recommended Operating Conditions for Clock Domains
    6. 5.6  Wait States Required
    7. 5.7  Power Consumption
    8. 5.8  Thermal Resistance Characteristics for PZ
    9. 5.9  Input/Output Electrical Characteristics
    10. 5.10 Output Buffer Drive Strengths
    11. 5.11 Input Timings
    12. 5.12 Output Timings
  6. 6System Information and Electrical Specifications
    1. 6.1  Voltage Monitor Characteristics
      1. 6.1.1 Important Considerations
      2. 6.1.2 Voltage Monitor Operation
      3. 6.1.3 Supply Filtering
    2. 6.2  Power Sequencing and Power-On Reset
      1. 6.2.1 Power-Up Sequence
      2. 6.2.2 Power-Down Sequence
      3. 6.2.3 Power-On Reset: nPORRST
        1. 6.2.3.1 nPORRST Electrical and Timing Requirements
    3. 6.3  Warm Reset (nRST)
      1. 6.3.1 Causes of Warm Reset
      2. 6.3.2 nRST Timing Requirements
    4. 6.4  ARM Cortex-R4 CPU Information
      1. 6.4.1 Summary of ARM Cortex-R4 CPU Features
      2. 6.4.2 ARM Cortex-R4 CPU Features Enabled by Software
      3. 6.4.3 Dual Core Implementation
      4. 6.4.4 Duplicate clock tree after GCLK
      5. 6.4.5 ARM Cortex-R4 CPU Compare Module (CCM) for Safety
      6. 6.4.6 CPU Self-Test
        1. 6.4.6.1 Application Sequence for CPU Self-Test
        2. 6.4.6.2 CPU Self-Test Clock Configuration
        3. 6.4.6.3 CPU Self-Test Coverage
    5. 6.5  Clocks
      1. 6.5.1 Clock Sources
        1. 6.5.1.1 Main Oscillator
          1. 6.5.1.1.1 Timing Requirements for Main Oscillator
        2. 6.5.1.2 Low-Power Oscillator
          1. 6.5.1.2.1 Features
          2. 6.5.1.2.2 LPO Electrical and Timing Specifications
        3. 6.5.1.3 Phase Locked Loop (PLL) Clock Modules
          1. 6.5.1.3.1 Block Diagram
          2. 6.5.1.3.2 PLL Timing Specifications
      2. 6.5.2 Clock Domains
        1. 6.5.2.1 Clock Domain Descriptions
        2. 6.5.2.2 Mapping of Clock Domains to Device Modules
      3. 6.5.3 Clock Test Mode
    6. 6.6  Clock Monitoring
      1. 6.6.1 Clock Monitor Timings
      2. 6.6.2 External Clock (ECLK) Output Functionality
      3. 6.6.3 Dual Clock Comparator
        1. 6.6.3.1 Features
        2. 6.6.3.2 Mapping of DCC Clock Source Inputs
    7. 6.7  Glitch Filters
    8. 6.8  Device Memory Map
      1. 6.8.1 Memory Map Diagram
      2. 6.8.2 Memory Map Table
      3. 6.8.3 Master/Slave Access Privileges
    9. 6.9  Flash Memory
      1. 6.9.1 Flash Memory Configuration
      2. 6.9.2 Main Features of Flash Module
      3. 6.9.3 ECC Protection for Flash Accesses
      4. 6.9.4 Flash Access Speeds
    10. 6.10 Flash Program and Erase Timings for Program Flash
    11. 6.11 Flash Program and Erase Timings for Data Flash
    12. 6.12 Tightly Coupled RAM Interface Module
      1. 6.12.1 Features
      2. 6.12.2 TCRAMW ECC Support
    13. 6.13 Parity Protection for Accesses to peripheral RAMs
    14. 6.14 On-Chip SRAM Initialization and Testing
      1. 6.14.1 On-Chip SRAM Self-Test Using PBIST
        1. 6.14.1.1 Features
        2. 6.14.1.2 PBIST RAM Groups
      2. 6.14.2 On-Chip SRAM Auto Initialization
    15. 6.15 Vectored Interrupt Manager
      1. 6.15.1 VIM Features
      2. 6.15.2 Interrupt Request Assignments
    16. 6.16 Real-Time Interrupt Module
      1. 6.16.1 Features
      2. 6.16.2 Block Diagrams
      3. 6.16.3 Clock Source Options
    17. 6.17 Error Signaling Module
      1. 6.17.1 Features
      2. 6.17.2 ESM Channel Assignments
    18. 6.18 Reset / Abort / Error Sources
    19. 6.19 Digital Windowed Watchdog
    20. 6.20 Debug Subsystem
      1. 6.20.1 Block Diagram
      2. 6.20.2 Debug Components Memory Map
      3. 6.20.3 JTAG Identification Code
      4. 6.20.4 Debug ROM
      5. 6.20.5 JTAG Scan Interface Timings
      6. 6.20.6 Advanced JTAG Security Module
      7. 6.20.7 Boundary Scan Chain
  7. 7Peripheral Information and Electrical Specifications
    1. 7.1 Peripheral Legend
    2. 7.2 Multibuffered 12-Bit Analog-to-Digital Converter
      1. 7.2.1 Features
      2. 7.2.2 Event Trigger Options
        1. 7.2.2.1 MIBADC Event Trigger Hookup
      3. 7.2.3 ADC Electrical and Timing Specifications
      4. 7.2.4 Performance (Accuracy) Specifications
        1. 7.2.4.1 MibADC Nonlinearity Errors
        2. 7.2.4.2 MibADC Total Error
    3. 7.3 General-Purpose Input/Output
      1. 7.3.1 Features
    4. 7.4 Enhanced High-End Timer (N2HET)
      1. 7.4.1 Features
      2. 7.4.2 N2HET RAM Organization
      3. 7.4.3 Input Timing Specifications
      4. 7.4.4 N2HET Checking
        1. 7.4.4.1 Output Monitoring using Dual Clock Comparator (DCC)
      5. 7.4.5 Disabling N2HET Outputs
      6. 7.4.6 High-End Timer Transfer Unit (N2HET)
        1. 7.4.6.1 Features
        2. 7.4.6.2 Trigger Connections
    5. 7.5 Controller Area Network (DCAN)
      1. 7.5.1 Features
      2. 7.5.2 Electrical and Timing Specifications
    6. 7.6 Local Interconnect Network Interface (LIN)
      1. 7.6.1 LIN Features
    7. 7.7 Multibuffered / Standard Serial Peripheral Interface
      1. 7.7.1 Features
      2. 7.7.2 MibSPI Transmit and Receive RAM Organization
      3. 7.7.3 MibSPI Transmit Trigger Events
        1. 7.7.3.1 MIBSPI1 Event Trigger Hookup
      4. 7.7.4 MibSPI/SPI Master Mode I/O Timing Specifications
      5. 7.7.5 SPI Slave Mode I/O Timings
    8. 7.8 Enhanced Quadrature Encoder (eQEP)
      1. 7.8.1 Clock Enable Control for eQEPx Modules
      2. 7.8.2 Using eQEPx Phase Error
      3. 7.8.3 Input Connections to eQEPx Modules
      4. 7.8.4 Enhanced Quadrature Encoder Pulse (eQEPx) Timing
  8. 8デバイスおよびドキュメントのサポート
    1. 8.1  デバイス・サポート
      1. 8.1.1 開発サポート
        1. 8.1.1.1 はじめに
      2. 8.1.2 デバイスの項目表記
    2. 8.2  ドキュメントのサポート
      1. 8.2.1 テキサス・インスツルメンツの関連資料
    3. 8.3  関連リンク
    4. 8.4  Community Resources
    5. 8.5  商標
    6. 8.6  静電気放電に関する注意事項
    7. 8.7  Glossary
    8. 8.8  デバイス識別コード・レジスタ
      1. Table 8-2 デバイスIDビット割り当てレジスタのフィールドの説明
    9. 8.9  ダイ識別レジスタ
    10. 8.10 モジュール認定
      1. 8.10.1 DCAN認定
      2. 8.10.2 LIN認定
        1. 8.10.2.1 LINマスタ・モード
        2. 8.10.2.2 LINスレーブ・モード - 固定ボーレート
        3. 8.10.2.3 LINスレーブ・モード - 適応型ボーレート
  9. 9メカニカル、パッケージ、および注文に関する付録
    1. 9.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

1.3 概要

TMS570LS0432/0332デバイスは、安全性システム用の高性能、車載グレードのマイクロコントローラです。安全性アーキテクチャには、ロックステップ内のデュアルCPU、CPUとメモリのBISTロジック、フラッシュとデータSRAMの両方のECC、ペリフェラル・メモリのパリティ、ペリフェラルI/Oのループバック機能が含まれます。

TMS570LS0432/0332デバイスには、ARM Cortex-R4 CPUが搭載されています。このCPUは1.66DMIPS/MHzの効率を持ち、最高80MHzで動作するよう構成でき、性能は132DMIPSに達します。このデバイスは、ビッグ・エンディアン(BE32)形式をサポートします。

TMS570LS0432/0332デバイスには、それぞれ384KBおよび256KBの統合フラッシュ・メモリと、32KBのデータRAMが搭載されています。フラッシュ・メモリとRAMはどちらも、単一ビット・エラーの訂正および2ビット・エラーの検出機能があります。このデバイスのフラッシュ・メモリは不揮発性、電気的に消去可能、プログラミング可能なメモリで、64ビット幅のデータ・バス・インターフェイスとともに実装されています。このフラッシュ・メモリは、読み取り、プログラム、消去のすべての操作を3.3V電源入力(I/O電源と同じレベル)で実行します。パイプライン・モードでは、フラッシュ・メモリは80MHzのシステム・クロック周波数で動作します。SRAMは、対応する周波数範囲の全体にわたって、バイト、ハーフワード、ワード、およびダブルワード・モードでの単一サイクル読み取り/書き込みアクセスをサポートしています。

TMS570LS0432/0332デバイスには、リアルタイム制御ベースのアプリケーション用に、最大19のI/O端子を持つ次世代型ハイエンド・タイマ(N2HET)タイミング・コプロセッサや、12ビットのアナログ/デジタル・コンバータ(ADC) (100ピン・パッケージで16の入力に対応)などのペリフェラルが搭載されています。

N2HETは、リアルタイム・アプリケーションに対応する洗練されたタイミング機能を搭載した先進のインテリジェント・タイマです。このタイマは、専用のタイマ・マイクロマシンや付属のI/Oポートを持ち、小さな命令セットでソフトウェア制御されます。N2HETは、パルス幅変調された出力、キャプチャ/コンペア入力、GPIOで使用できます。複数のセンサ情報や、複雑で正確な時間パルスを持つドライブ・アクチュエータを必要とするアプリケーションに最適です。ハイエンド・タイマ転送ユニット(HTU)では、DMA型のトランザクションにより、N2HETデータをメイン・メモリとの間で転送できます。HTUには、メモリ保護ユニット(MPU)が組み込まれています。

拡張直交エンコーダ・パルス(eQEP)モジュールを、リニアまたはロータリー・インクリメンタル・エンコーダとの直接インターフェイスとして使用すると、高性能な動作および位置制御システムに使用される位置、方向、速度の情報を、回転する機械から取得できます。

このデバイスには、12ビット分解能のMibADC (16チャネル)と、64ワードのパリティ保護されたバッファRAMが搭載されています。MibADCの各チャネルは、個別に変換を行うことも、ソフトウェアでグループ化を行い、連続変換シーケンスを実行することもできます。グループ化には3つの異なる方法があります。各シーケンスは、トリガごとに1回の変換を行うことも、連続変換モードに設定することもできます。 MibADCは、古いデバイスとの互換性が求められる場合や、より高速な変換が求められる場合のため、10ビット・モードにも対応しています。

このデバイスには、複数の通信インターフェイスとして1つのMibSPI、2つのSPI、1つのUART/LIN、2つのDCANが搭載されています。SPIにより、類似したシフト・レジスタ形デバイス間でのシリアル高速通信を簡単に実現できます。UART/LINは、Local Interconnect Standard 2.1をサポートし、標準のNon-Return-to-Zero (NRZ)形式を使用した全二重モードのUARTとして使用できます。DCANは、CAN 2.0 (AおよびB)プロトコル規格をサポートします。また、最高1Mbpsの堅牢な通信速度で分散リアルタイム制御を効率的にサポートする、シリアルのマルチマスタ通信プロトコルを使用します。DCANは、信頼性の高いシリアル通信や多重配線が必要な、ノイズの多い厳しい環境(自動車および工業分野など)で動作するアプリケーションに最適です。

周波数変調フェーズ・ロック・ループ(FMPLL)クロック・モジュールは、外部の基準周波数を、内部で使用するための高い周波数に逓倍します。FMPLLは、5つのクロック・ソース入力の1つを、グローバル・クロック・モジュール(GCM)に供給します。GCMは、使用可能なクロック・ソースとデバイス・クロック・ドメイン間のマッピングを管理します。

このデバイスには、外部クロック・プリスケーラ(ECP)モジュールも搭載されており、このモジュールを有効にすると、ECLKピンに連続的な外部クロックを出力します。ECLK周波数は、ユーザーによる設定が可能なペリフェラル・インターフェイス・クロック(VCLK)周波数の比率です。この低周波数出力は、デバイスの動作周波数のインジケータとして外部で監視することができます。

エラー通知モジュール(ESM)は、すべてのデバイス・エラーを監視し、障害が検出されたときに割り込みが生成されるか、外部のnERRORピンがトグルされるかを決定します。nERRORピンは、マイクロコントローラのフォルト条件のインジケータとして、外部から監視できます。

I/O多重化および制御モジュール(IOMM)により、別の機能をサポートするよう入力/出力ピンを構成可能です。このデバイスで複数の機能をサポートするピンの一覧を、表 4-17に示します。

内蔵の安全性機能と、通信および制御ペリフェラルを広範に選択できることから、TMS570LS0432/0332デバイスは、安全性の要件が重要なリアルタイム制御アプリケーションに理想的なソリューションです。

製品情報(1)

型番 パッケージ 本体サイズ
TMS570LS0432PZ LQFP (100) 14.00mm×14.00mm
TMS570LS0332PZ LQFP (100) 14.00mm×14.00mm
(1) 詳細については、Section 9、「メカニカル、パッケージ、および注文情報」を参照してください。