JAJSIQ6C June   2020  – February 2021 UCC21540-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
    1.     UCC21540-Q1 のピン機能
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電力定格
    6. 7.6  絶縁仕様
    7. 7.7  安全関連認証
    8. 7.8  安全限界値
    9. 7.9  電気的特性
    10. 7.10 スイッチング特性
    11. 7.11 絶縁特性曲線
    12. 7.12 代表的特性
  8. 8 パラメータ測定情報
    1. 8.1 最小パルス
    2. 8.2 伝搬遅延とパルス幅歪み
    3. 8.3 立ち上がりおよび立ち下がり時間
    4. 8.4 入力とディスエーブルの応答時間
    5. 8.5 プログラム可能なデッド・タイム
    6. 8.6 電源オン時の UVLO 出力遅延
    7. 8.7 CMTI テスト
  9. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1 VDD、VCCI、低電圧誤動作防止 (UVLO)
      2. 9.3.2 入力および出力論理表
      3. 9.3.3 入力段
      4. 9.3.4 出力段
      5. 9.3.5 UCC21540-Q1 のダイオード構造
    4. 9.4 デバイスの機能モード
      1. 9.4.1 ディスエーブル・ピン
      2. 9.4.2 プログラマブル・デッド・タイム (DT) ピン
        1. 9.4.2.1 DT ピンを VCCI に接続
        2. 9.4.2.2 DT ピンと GND ピンの間に設定抵抗を接続
  10. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計要件
      2. 10.2.2 詳細な設計手順
        1. 10.2.2.1 INA/INB 入力フィルタの設計
        2. 10.2.2.2 デッド・タイム抵抗およびコンデンサの選択
        3. 10.2.2.3 外部ブートストラップ・ダイオードとその直列抵抗の選択
        4. 10.2.2.4 ゲート・ドライバの出力抵抗
        5. 10.2.2.5 ゲート - ソース間抵抗の選択
        6. 10.2.2.6 ゲート・ドライバの電力損失の推定
        7. 10.2.2.7 接合部温度の推定
        8. 10.2.2.8 VCCI、VDDA/B コンデンサの選択
          1. 10.2.2.8.1 VCCI コンデンサの選択
          2. 10.2.2.8.2 VDDA (ブートストラップ) コンデンサの選択
          3. 10.2.2.8.3 VDDB コンデンサの選択
        9. 10.2.2.9 出力段の負バイアスを使う応用回路
      3. 10.2.3 アプリケーション曲線
  11. 11電源に関する推奨事項
  12. 12レイアウト
    1. 12.1 レイアウトのガイドライン
      1. 12.1.1 部品の配置に関する注意事項
      2. 12.1.2 接地に関する注意事項
      3. 12.1.3 高電圧に関する注意事項
      4. 12.1.4 熱に関する注意事項
    2. 12.2 レイアウト例
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 ドキュメントのサポート
      1. 13.1.1 関連資料
    2. 13.2 ドキュメントの更新通知を受け取る方法
    3. 13.3 サポート・リソース
    4. 13.4 商標
    5. 13.5 静電気放電に関する注意事項
    6. 13.6 用語集
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

10.2.2.9 出力段の負バイアスを使う応用回路

理想的でない PCB レイアウトと長いパッケージ・リード (TO-220 および TO-247 タイプのパッケージなど) によって寄生インダクタンスが付くと、高 di/dt および dv/dt スイッチング中、パワー・トランジスタのゲート - ソース間駆動電圧にリンギングが生じる可能性があります。リンギングがスレッショルド電圧を上回る場合、予期しないターンオンのリスクがあり、貫通電流のリスクさえあります。ゲート駆動に負のバイアスを印加することは、このようなリンギングをスレッショルドよりも低く保つための一般的な方法です。負のゲート駆動バイアスの実装方法の例をいくつか以下に示します。

図 10-2 に第 1 の例を示します。この例では、絶縁型電源の出力段に接続したツェナー・ダイオードを使って負バイアスを印加することでチャネル A ドライバをターンオフさせています。この負バイアスはツェナー・ダイオード電圧によって設定されます。絶縁型電源 VA の電圧が 17V である場合、ターンオフ電圧は –5.1V、ターンオン電圧は 17V – 5.1V ≈ 12V です。チャネル B ドライバ回路は、チャネル A と同じです。そのため、この構成では 1 つのハーフブリッジ構成に対して 2 つの電源が必要であり、RZ によって定常的に電力が消費されます。

GUID-435E78BD-2817-444E-8115-A6D26E82CDD0-low.gif図 10-2 絶縁型バイアス電源の出力に接続したツェナー・ダイオードによる負バイアス印加

図 10-3 に、2 つの電源 (または 1 つの 1 入力 2 出力電源) を使う別の例を示します。電源 VA+ が正の駆動出力電圧を決定し、電源 VA– が負のターンオフ電圧を決定します。チャネル B の構成はチャネル A と同じです。この方法は第 1 の例よりも多くの電源を必要としますが、正および負レール電圧をより柔軟に設定できます。

GUID-1F91B998-0F63-4411-99B5-D0DA79C47304-low.gif図 10-3 2 つの絶縁型バイアス電源による負バイアス印加

図 10-4 に示す最後の例は単一電源構成であり、ゲート駆動ループ内のツェナー・ダイオードによって負バイアスを生成しています。この方法の利点は、1 つの電源のみを使い、ブートストラップ電源をハイサイド駆動に使えることです。この設計は、3 つの方法のうちでコストと設計工数が最も少なくて済みます。しかし、この方法には以下の制約があります。

  1. 負のゲート駆動バイアスはツェナー・ダイオードのみによって決まるのではなく、デューティ・サイクルによっても影響されます。これは、デューティ・サイクルが変化すると負バイアス電圧が変化することを意味しています。そのため、固定デューティ・サイクル (約 50%) のコンバータ (例：可変周波数共振コンバータ、位相シフト・コンバータ) がこの方法に適しています。
  2. 推奨電源電圧範囲を維持するには、ハイサイド VDDA-VSSA として十分な電圧を維持する必要があります。これは、ブートストラップ・コンデンサをリフレッシュするために、各スイッチング・サイクルの間、ローサイド・スイッチをターンオンさせ、またはボディ・ダイオード (または逆並列ダイオード) にフリーホイール電流を流す必要があることを意味します。そのため、他の 2 つの回路例と同様のハイサイド専用電源を使わない限り、ハイサイドを 100% デューティ・サイクルにすることはできません。
GUID-47FFB3CE-9381-4144-BD8F-AB3729E9DF9A-low.gif図 10-4 1 つの電源とゲート駆動経路内のツェナー・ダイオードによる負バイアス印加