JAJSIQ6C June   2020  – February 2021 UCC21540-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
    1.     UCC21540-Q1 のピン機能
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電力定格
    6. 7.6  絶縁仕様
    7. 7.7  安全関連認証
    8. 7.8  安全限界値
    9. 7.9  電気的特性
    10. 7.10 スイッチング特性
    11. 7.11 絶縁特性曲線
    12. 7.12 代表的特性
  8. 8 パラメータ測定情報
    1. 8.1 最小パルス
    2. 8.2 伝搬遅延とパルス幅歪み
    3. 8.3 立ち上がりおよび立ち下がり時間
    4. 8.4 入力とディスエーブルの応答時間
    5. 8.5 プログラム可能なデッド・タイム
    6. 8.6 電源オン時の UVLO 出力遅延
    7. 8.7 CMTI テスト
  9. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1 VDD、VCCI、低電圧誤動作防止 (UVLO)
      2. 9.3.2 入力および出力論理表
      3. 9.3.3 入力段
      4. 9.3.4 出力段
      5. 9.3.5 UCC21540-Q1 のダイオード構造
    4. 9.4 デバイスの機能モード
      1. 9.4.1 ディスエーブル・ピン
      2. 9.4.2 プログラマブル・デッド・タイム (DT) ピン
        1. 9.4.2.1 DT ピンを VCCI に接続
        2. 9.4.2.2 DT ピンと GND ピンの間に設定抵抗を接続
  10. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計要件
      2. 10.2.2 詳細な設計手順
        1. 10.2.2.1 INA/INB 入力フィルタの設計
        2. 10.2.2.2 デッド・タイム抵抗およびコンデンサの選択
        3. 10.2.2.3 外部ブートストラップ・ダイオードとその直列抵抗の選択
        4. 10.2.2.4 ゲート・ドライバの出力抵抗
        5. 10.2.2.5 ゲート - ソース間抵抗の選択
        6. 10.2.2.6 ゲート・ドライバの電力損失の推定
        7. 10.2.2.7 接合部温度の推定
        8. 10.2.2.8 VCCI、VDDA/B コンデンサの選択
          1. 10.2.2.8.1 VCCI コンデンサの選択
          2. 10.2.2.8.2 VDDA (ブートストラップ) コンデンサの選択
          3. 10.2.2.8.3 VDDB コンデンサの選択
        9. 10.2.2.9 出力段の負バイアスを使う応用回路
      3. 10.2.3 アプリケーション曲線
  11. 11電源に関する推奨事項
  12. 12レイアウト
    1. 12.1 レイアウトのガイドライン
      1. 12.1.1 部品の配置に関する注意事項
      2. 12.1.2 接地に関する注意事項
      3. 12.1.3 高電圧に関する注意事項
      4. 12.1.4 熱に関する注意事項
    2. 12.2 レイアウト例
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 ドキュメントのサポート
      1. 13.1.1 関連資料
    2. 13.2 ドキュメントの更新通知を受け取る方法
    3. 13.3 サポート・リソース
    4. 13.4 商標
    5. 13.5 静電気放電に関する注意事項
    6. 13.6 用語集
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.6 電源オン時の UVLO 出力遅延

電源電圧 VCCI が立ち下がりスレッショルド VVCCI_OFF 未満から立ち上がりスレッショルド VVCCI_ON を越えて上昇するたびに、また電源電圧 VDDx が立ち下がりスレッショルド VVDDx_OFF 未満から立ち上がりスレッショルド VVDDx_ON を越えて上昇するたびに、出力が入力への応答を開始するまでに遅延が挿入されます。VCCI UVLO の場合、この遅延は tVCCI+ to OUT として定義され、40µs (標準値) です。VDDx UVLO の場合、この遅延は tVDD+ to OUT として定義され、23µs (標準値) です。ドライバの VCCI および VDD バイアス電源が完全に立ち上がるように、入力信号を駆動する前にある程度のマージンを持たせることを推奨します。図 8-7 と図 8-8 に、VCCI と VDD の電源オン時の UVLO 遅延タイミング図を示します。

電源電圧 VCCI が立ち下がりスレッショルド VVCCI_OFF を横切って低下するたびに、また電源電圧 VDDx が立ち下がりスレッショルド VVDDx_OFF を横切って低下するたびに、出力は入力への応答を停止し、1µs 以内に LOW に保持されます。この非対称な遅延は、VCCI または VDDx のブラウンアウト中でも安全な動作を確保するために設計されています。

VCCI が喪失しても VDDx が存在する場合、出力は LOW に保持されます。VDDx が喪失すると、アクティブ・プルダウン機能により出力は LOW にクランプされます。UVLO 機能の詳細については、Topic Link Label9.3.1 を参照してください。

GUID-BC53C4FB-A1DD-4788-95B5-30360384F291-low.gif図 8-7 VCCI 電源オン時の UVLO 遅延
GUID-34DAC3D0-C42C-47CC-A923-E4332789348D-low.gif図 8-8 VDDA/B 電源オン時の UVLO 遅延