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クロックとタイミング

TI のクロック・ジェネレータ採用で、複数のクロック出力を生成可能

ボード面積の最適化と信号の整合性の維持を可能にする TI の使いやすいクロック・ジェネレータ

PCIe Gen5 までの定格に対応し、1Gb と 10Gb のイーサネットやその他の業界規格をサポートする TI の低ジッタ・クロック・ジェネレータ製品ラインアップを採用すると、シグナル・インテグリティを維持できます。  有線通信、車載、産業用などのアプリケーションで、クロック・ジェネレータ関連の多様な設計ツールとリソースを活用すると、クロック・ツリーの設計の簡素化、時間の節約、基板面積の節減を実現できます。

汎用クロック・ジェネレータ

EEPROM、LDO レギュレータ、およびスペクトラム拡散サポートを内蔵した、使いやすい水晶振動子や発振回路の代替品です。PCIe Gen4 などの規格を採用した高性能システムに適しています。

超低ジッタのクロック・ジェネレータ

300fs 未満の RMS ジッタと電源耐性の改善をするを必要アプリケーション向けの低ジッタのクロック・ジェネレータです。10Gbps と 25Gbps のデータ・レートを必要とする高性能システムに適しています。

主なクロック・ジェネレータ

CDCE6214-Q1

350fs RMS (代表値) を達成するこの車載認証済み PCIe Gen 5 クロック・ジェネレータは、4 個のプログラマブル出力を採用し、EEPROM を搭載しており、水晶発振器を置き換える製品として、基板面積の節減に貢献します

LMK03328

2 つの独立した PLL を搭載した超低ジッタ・クロック・ジェネレータにより、高速シリアル・リンクのビット・エラー・レート(BER)を低減

CDCE6214

5 個のプログラマブル出力と EEPROM 採用、350fs RMS (代表値)、PCIExpress Gen 4 準拠のクロック・ジェネレータで、水晶発振回路を置き換え、基板面積を削減

 

主な技術資料

Crystal or Crystal Oscillator Replacement with Silicon Devices

クロック・ジェネレータを使用してシステム内の水晶振動子や発振回路を置き換える方法の詳細をご確認ください。

High Speed Layout Guidelines

電磁干渉(EMI)を最小限に抑え、高速クロック信号をルーティングする方法をご確認ください。

How to measure Total Jitter (TJ)

測定機器の雑音源を最小化する手法を含め、合計ジッタ(TJ)の推奨測定方法をご確認ください。

技術記事

クロック・ジェネレータの技術資料