ADC コア
- 8 ビットの分解能
- シングル・チャネル・モードで最大 6.4GSPS
- デュアル・チャネル・モードで最大 3.2GSPS
性能仕様 (f_IN = 997MHz)
- ENOB：7.8 ビット
- SFDR
  - デュアル・チャネル・モード：67dBFS
  - シングル・チャネル・モード：62dBFS
バッファ付きアナログ入力、V_CMI = 0V
- アナログ入力帯域幅 (-3dB)：8.0GHz
- 使用可能な入力周波数範囲: >10GHz
- フルスケール入力電圧 (V_FS、デフォルト)：0.8V_PP
- アナログ入力同相 (V_ICM)：0V
ノイズなしのアパーチャ遅延 (T_AD) 調整
- 高精度のサンプリング制御: 19fsステップ
- 同期およびインターリーブ動作を簡素化
- 遅延は温度および電圧に対して不変
使いやすい同期機能
- SYSREFタイミングの自動較正
- サンプル・マーキング用のタイムスタンプ
JESD204B シリアル・データ・インターフェイス
- サブクラス0および1をサポート
- 最大レーン速度: 12.8Gbps
- 最大16レーンを使用できるためレーン速度を低減可能
消費電力：2.8W
電源：1.1V、1.9V

All trademarks are the property of their respective owners.

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その他の高速 ADCs （>10MSPS）

ADC08DJ3200デバイスはRFサンプリング、ギガ・サンプルのアナログ/デジタル・コンバータ(ADC)で、DCから10GHz超までの入力周波数を直接サンプリングできます。ADC08DJ3200はデュアル・チャネル・モードで最大3200MSPS、シングル・チャネル・モードで最大6400MSPSをサンプリングできます。チャネル数(デュアル・チャネル・モード)とナイキスト帯域幅(シングル・チャネル・モード)のトレードオフをプログラム可能なため、多くのチャネル数や広い瞬間的な信号帯域幅を必要とするアプリケーションの両方の要求に対応できる、柔軟なハードウェアを開発できます。フルパワー入力帯域幅(-3dB)は8.0GHzで、使用可能な周波数はデュアル・チャネルとシングル・チャネル・モードの両方で-3dBのポイントを超えて拡大されるため、Lバンド、Sバンド、Cバンド、Xバンドを直接RFサンプリングでき、周波数の機動性が高いシステムを実現できます。

ADC08DJ3200は高速のJESD204B出力インターフェイスを使用し、最大16の直列化されたレーンを持ち、決定論的レイテンシとマルチデバイス同期についてサブクラス1に準拠しています。シリアル出力レーンは最高12.8Gbpsをサポートし、ビット・レートとレーン数のトレードオフを設定可能です。 5GSPSでは、12.5Gbpsで動作するレーンが4つしか必要なく、16レーンを使用してレーン速度を3.125Gbpsに落とすこともできます。革新的な同期機能として、ノイズなしのアパーチャ遅延(T_AD)調整、SYSREFのウィンドウ処理などがあり、位相アレイ・レーダーやMIMO通信のシステム設計を簡素化できます。

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その他の高速 ADCs （>10MSPS）

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技術資料

= TI が選択したこの製品の主要ドキュメント

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	種類	タイトル	英語版のダウンロード	日付
*	データシート	ADC08DJ3200 6.4GSPS シングル・チャネルまたは 3.2GSPS デュアル・チャネル、8 ビット、RF サンプリングのアナログ / デジタル・コンバータ (ADC) データシート (Rev. A 翻訳版)	英語版をダウンロード (Rev.A)	2020年 7月 11日
	技術記事	Keys to quick success using high-speed data converters		2020年 10月 13日
	技術記事	How to achieve fast frequency hopping		2019年 3月 3日
	アプリケーション・ノート	Intel Stratix 10 GX 16-Lane RX JESD204B-ADC12DJ3200 Interoperability Reference Design		2018年 5月 30日
	ユーザー・ガイド	ADC12DJ3200 Evaluation Module User's Guide		2018年 1月 9日
	技術記事	RF sampling: Learning more about latency		2017年 2月 9日
	技術記事	Why phase noise matters in RF sampling converters		2016年 11月 28日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ハードウェア開発

評価ボードダウンロード

ADC08DJ3200 8 ビット、デュアル 3.2GSPS / シングル 6.4GSPS、RF サンプリング ADC の評価モジュール

ADC08DJ3200EVM

document-generic

ユーザー・ガイド

1299

概要

The ADC08DJ3200 evaluation module (EVM) allows for the evaluation of the ADC08DJ3200 device. ADC08DJ3200 is a low-power, 8-bit, dual-channel 3.2-GSPS or single-channel 6.4-GSPS, RF-sampling analog-to-digital converter (ADC) with a buffered analog input, integrated digital down converter with (...)

特長

Flexible transformer-coupled analog input to allow for a variety of sources and frequencies
Easy-to-use software GUI to configure ADC08DJ3200, LMX2582, and LMK04828 devices for a variety of configurations through a USB interface
Quickly evaluate ADC performance through High-Speed Data Converter Pro (...)

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ソフトウェア開発

ファームウェアダウンロード

JESD204 Rapid Design IP for FPGAs connected to TI high-speed data converters

TI-JESD204-IP — JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアの皆様が開発する際に、迅速な経路をたどれるように設計したものです。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション・ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように、設計者の皆様を支援します。

JESD204 rapid design IP は、TI の高速データ・コンバータと組み合わせて使用する目的で、ロイヤルティ・フリーの提供を実施しています。 TI は、初期リンクの構成に関して、開発ユーザーの皆様を支援する予定です。特定の FPGA プラットフォームと TI のデータ・コンバータの JMODE の間での使用を想定したカスタマイズに対応します。TI は、この IP のテストを終えて展開する準備ができた段階で、セキュア・ダウンロード・リンクを経由してこの IP を提供します。

JESD204 rapid design IP は、以下の各 FPGA ファミリをサポートします。

Xilinx® Virtex™ UltraScale™ と UltraScale+™
Xilinx Kintex™ UltraScale と UltraScale+
Xilinx Zynq™ UltraScale+ と Zynq UltraScale+ (Auto (...)

リクエスト

特長

JEDEC の JESD204a/b/c の各プロトコルとの互換性あり
サブクラス 1 の確定的待ち時間とマルチデバイス同期機能をサポート
サポート対象のレーン・レート

8b/10b モードで最大 16.375Gbps
64b/66b モードで最大 20Gbps

プロトコル関連のすべてのエラーに関する検出機能と報告機能をサポート
内蔵のトランスポート層は、レーンのデータをサンプリング・データに変換 (HD モードではサポートしない)
FPGA 内部でロジックとメモリのフットプリントを最適化済みであり、アプリケーション・ロジック向けのリソースを解放 (また、該当する場合は、FPGA の小型化や低コスト化に貢献)
ラインのレートに対して非同期であるクロック・レートでデータをエクスポートするなど、斬新な設計機能を搭載

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評価基板 (EVM) 向けの GUI ダウンロード

ADC12DJxx00 GUI (Rev. A)

SLAC745A.ZIP (177821 KB)

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設計ツールとシミュレーション

シミュレーション・モデルダウンロード

ADC12DJ3200 IBIS Model

SLVMC42.ZIP (36 KB) - IBIS Model

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シミュレーション・モデルダウンロード

ADC12DJ3200 IBIS-AMI Model

SLVMC55.ZIP (5569 KB) - IBIS-AMI Model

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シミュレーション・ツールダウンロード

PSpice® for TI design and simulation tool

PSPICE-FOR-TI — PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを活用して、複雑なミックスド・シグナル設計のシミュレーションを実施することができます。完成度の高い最終機器を設計し、レイアウトの確定や製造開始より前に、ソリューションのプロトタイプを製作することができます。この結果、市場投入期間の短縮と開発コストの削減を実現できます。

設計とシミュレーション向けのツールである PSpice for TI の環境内で、各種 TI デバイスの検索、製品ラインアップの参照、テスト・ベンチの起動、設計のシミュレーションを実施し、選定したデバイスをさらに分析することができます。また、複数の TI デバイスを組み合わせてシミュレーションを実行することもできます。

事前ロード済みの複数のモデルで構成されたライブラリ全体に加えて、PSpice for TI ツール内で各種 TI デバイスの最新の技術関連資料に簡単にアクセスすることもできます。開発中のアプリケーションに適したデバイスを選定できたことを確認した後、TI 製品の購入ページにアクセスして、その製品を購入することができます。

PSpice for TI を使用すると、回路の検討から設計の開発や検証まで、作業の進展に合わせて設計サイクルの各段階で、シミュレーションのニーズに適した各種ツールにアクセスできます。コスト不要で入手でき、開発を容易に開始できます。設計とシミュレーションに適した PSpice スイートをダウンロードして、今すぐ設計を開始してください。

開発の開始

PSpice for TI シミュレータへのアクセスの申請
ダウンロードとインストール
シミュレーション方法説明ビデオのご視聴

リクエスト

特長

Cadence の PSpice テクノロジーを活用
デジタル・モデル・スイートが付属する事前インストール済みのライブラリを活用して、ワーストケース・タイミング分析を実現可能
動的更新により、最新のデバイス・モデルに確実にアクセス可能
精度の低下を招かずに、シミュレーション速度を重視して最適化済み
複数製品の同時分析をサポート
OrCAD Capture フレームワークを土台とし、業界で最も幅広く使用されている回路図のキャプチャとシミュレーションの環境へのアクセスを実現
オフライン作業が可能
以下の点を含め、多様な動作条件とデバイス公差にまたがって設計を検証
- 自動的な測定と後処理
- モンテカルロ分析法
- ワーストケース分析
- 熱解析

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計算ツールダウンロード

RF サンプリング周波数プランナー、アナログ・フィルタ、DDC Excel™ カリキュレータ

FREQ-DDC-FILTER-CALC — This Excel calculator provides system designers a way to simplify the design and debugging of direct RF-sampling receivers. It offers three functions: frequency planning, analog filtering, and decimation filter spur location.

In the concept phase, a frequency-planning tool enables fine tuning of both (...)

ダウンロード

特長

Frequency planning
Analog filtering
Decimation filter spur location

詳細を表示

リファレンス・デザイン

リファレンス・デザインダウンロード

DSO、レーダー、5G ワイヤレス・テスタ向けマルチチャネル JESD204B 15GHz クロックのリファレンス・デザイン

TIDA-01021 — 高速マルチチャネル・アプリケーションはシステムの SNR、SFDR（スプリアス・フリー・ダイナミック・レンジ）、ENOB（実効ビット数）を最適化するために、チャネル間スキューを管理可能な高精度クロッキング・ソリューションを必要とします。このリファレンス・デザインは TI の VCO 内蔵 LMX2594 広帯域 PLL の使用により個別のボード上で 2 個の高速チャネルをサポートでき、10MHz ～ 15GHz のクロックと JESD204B インターフェイス用 SYSREF を生成します。15GHz のクロック周波数の場合、10KHz のオフセット位相ノイズは -104dBc/Hz 未満です。 TI の ADC12DJ3200 高速コンバータ EVM を使用することにより、入力信号が 5.25GHz の場合に 10ps（ピコ秒）未満のボード間クロック・スキューと 49.6dB の SNR を実現します。すべての主要な設計理論が記載され、部品選択プロセスや設計の最適化が説明されます。回路図、ボード・レイアウト、ハードウェア・テスト、結果も公開されています。

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回路

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ユーザー・ガイド

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英語版をダウンロード (Rev.A)

設計ファイル

download TIDA-01021 Assembly Drawing (FMC+ to FMC Adapter Card).pdf (644KB)
download TIDA-01021 BOM (FMC+ to FMC Adapter Card).pdf (44KB)
download TIDA-01021 CAD Files (FMC+ to FMC Adapter Card).zip (7976KB)
download TIDA-01021 Gerber (FMC+ to FMC Adapter Card).zip (2080KB)
download TIDA-01021 PCB (FMC+ to FMC Adapter Card).pdf (4389KB)
download TIDA-01021 Assembly Drawing.pdf (1084KB)
download TIDA-01021 BOM.pdf (193KB)
download TIDA-01021 CAD Files.zip (8944KB)
download TIDA-01021 Gerber.zip (6571KB)
download TIDA-01021 PCB.pdf (7470KB)

詳細を表示

リファレンス・デザインダウンロード

DSO、レーダー、5G ワイヤレス・テスト・システム向けのフレキシブルな 3.2GSPS マルチチャネル AFE のリファレンス・デザイン

TIDA-01022 — This high speed multi-channel data capture reference design enables optimum system performance. System designers needs to consider critical design parameters like clock jitter and skew for high speed multi-channel clock generation, which affects overall system SNR, SFDR, channel to channel skew and (...)

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回路

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ユーザー・ガイド

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