製品の詳細

Sample rate (Max) (MSPS) 1300 Resolution (Bits) 9 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating Automotive Input range (Vp-p) 0.8 Power consumption (Typ) (mW) 1800 Architecture Folding Interpolating SNR (dB) 53.5 ENOB (Bits) 8.5 SFDR (dB) 64 Operating temperature range (C) -40 to 125 Input buffer Yes
Sample rate (Max) (MSPS) 1300 Resolution (Bits) 9 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating Automotive Input range (Vp-p) 0.8 Power consumption (Typ) (mW) 1800 Architecture Folding Interpolating SNR (dB) 53.5 ENOB (Bits) 8.5 SFDR (dB) 64 Operating temperature range (C) -40 to 125 Input buffer Yes
FCBGA (AAV) 144 100 mm² 10 x 10
  • 車載アプリケーション用に AEC-Q100 認定取得済み
    • 温度グレード 1:–40℃~+125℃、TA
  • ADC コア
    • 分解能:9 ビット
    • 最大サンプリング・レート:1.3GSPS
    • インターリーブなしのアーキテクチャ
    • 内部ディザリングにより高次高調波を低減
  • パフォーマンス仕様 (–1dBFS)
    • SNR (100MHz):53.5dBFS
    • ENOB (100MHz):8.5 ビット
    • SFDR (100MHz):64dBc
    • ノイズ・フロア (–20dBFS):–143dBFS
  • フルスケール入力電圧:800mVPP-DIFF
  • 全出力入力帯域幅:6GHz
  • JESD204C シリアル・データ・インターフェイス
    • 合計 2~8 (クワッド / デュアル・チャネル) または 1~4 (シングル・チャネル) の SerDes レーン数に対応
    • 最大ボー・レート:17.16Gbps
    • 64B/66B と 8B/10B のエンコード・モード
    • Subclass-1 サポートによる決定論的レイテンシ
    • JESD204B レシーバと互換
  • 内部サンプリング・クロック生成のオプション
    • PLL および VCO (7.2~8.2GHz) 内蔵
  • SYSREF ウィンドウ処理により同期が簡単
  • 4 つのクロック出力によりシステム・クロック供給を簡素化
    • FPGA または隣接 ADC 用のリファレンス・クロック
    • SerDes トランシーバ用のリファレンス・クロック
  • パルス式システム用のタイムスタンプ入力および出力
  • 消費電力 (1GSPS)
    • クワッド・チャネル:450mW/チャネル
    • デュアル・チャネル:625mW/チャネル
    • シングル・チャネル:940mW
  • 電源:1.1V、1.9V
  • 車載アプリケーション用に AEC-Q100 認定取得済み
    • 温度グレード 1:–40℃~+125℃、TA
  • ADC コア
    • 分解能:9 ビット
    • 最大サンプリング・レート:1.3GSPS
    • インターリーブなしのアーキテクチャ
    • 内部ディザリングにより高次高調波を低減
  • パフォーマンス仕様 (–1dBFS)
    • SNR (100MHz):53.5dBFS
    • ENOB (100MHz):8.5 ビット
    • SFDR (100MHz):64dBc
    • ノイズ・フロア (–20dBFS):–143dBFS
  • フルスケール入力電圧:800mVPP-DIFF
  • 全出力入力帯域幅:6GHz
  • JESD204C シリアル・データ・インターフェイス
    • 合計 2~8 (クワッド / デュアル・チャネル) または 1~4 (シングル・チャネル) の SerDes レーン数に対応
    • 最大ボー・レート:17.16Gbps
    • 64B/66B と 8B/10B のエンコード・モード
    • Subclass-1 サポートによる決定論的レイテンシ
    • JESD204B レシーバと互換
  • 内部サンプリング・クロック生成のオプション
    • PLL および VCO (7.2~8.2GHz) 内蔵
  • SYSREF ウィンドウ処理により同期が簡単
  • 4 つのクロック出力によりシステム・クロック供給を簡素化
    • FPGA または隣接 ADC 用のリファレンス・クロック
    • SerDes トランシーバ用のリファレンス・クロック
  • パルス式システム用のタイムスタンプ入力および出力
  • 消費電力 (1GSPS)
    • クワッド・チャネル:450mW/チャネル
    • デュアル・チャネル:625mW/チャネル
    • シングル・チャネル:940mW
  • 電源:1.1V、1.9V

ADC09xJ1300-Q1 は、クワッド、デュアル、シングル・チャネル、9 ビット、1.3GSPS の A/D コンバータ (ADC) ファミリです。ADC09xJ1300-Q1 は、低消費電力、高いサンプリング・レート、9 ビットの分解能から、光学検出および距離測定 (LiDAR) システムに理想的です。ADC09xJ1300-Q1 は 車載アプリケーション用に認定済みです。

6GHz の全出力入力帯域幅 (-3dB) により、周波数変調連続波 (FMCW) LiDAR システムに適した平坦な周波数応答と、パルス・ベースのシステムに適した狭いインパルス応答が得られます。この全出力入力帯域幅により、最高 4GHz の直接 RF サンプリングも可能です。

ADC09xJ1300-Q1 は、クワッド、デュアル、シングル・チャネル、9 ビット、1.3GSPS の A/D コンバータ (ADC) ファミリです。ADC09xJ1300-Q1 は、低消費電力、高いサンプリング・レート、9 ビットの分解能から、光学検出および距離測定 (LiDAR) システムに理想的です。ADC09xJ1300-Q1 は 車載アプリケーション用に認定済みです。

6GHz の全出力入力帯域幅 (-3dB) により、周波数変調連続波 (FMCW) LiDAR システムに適した平坦な周波数応答と、パルス・ベースのシステムに適した狭いインパルス応答が得られます。この全出力入力帯域幅により、最高 4GHz の直接 RF サンプリングも可能です。

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技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート ADC09xJ1300-Q1 クワッド / デュアル / シングル・チャネル、1.3GSPS、9 ビット、 JESD204C インターフェイス搭載のアナログ / データシート (Rev. A 翻訳版) 英語版をダウンロード (Rev.A) 2021年 8月 3日
技術記事 Keys to quick success using high-speed data converters 2020年 10月 13日
ユーザー・ガイド ADC12QJ1600 EVALUATION Module User's guide 2019年 4月 21日
技術記事 How to achieve fast frequency hopping 2019年 3月 3日
技術記事 RF sampling: Learning more about latency 2017年 2月 9日
技術記事 Why phase noise matters in RF sampling converters 2016年 11月 28日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

ADC09QJ1300EVM — ADC09QJ1300 JESD204C インターフェイス搭載、クワッドチャネル、9 ビット、1.3GSPS ADC の評価基板

ADC09QJ1300 評価基板 (EVM) で、ADC09QJ1300-Q1 デバイスを評価できます。ADC09QJ1300-Q1 は、低消費電力、9 ビット、クワッド、1.3GSPS の A/D コンバータ (ADC) であり、バッファ付きアナログ入力と統合型ダウン・コンバータに加えて、JESD204B/C インターフェイスを実装したオンチップ PLL も搭載しています。この EVM は、トランス結合型のアナログ入力を複数採用しており、多様な信号源と広い周波数範囲に対応できます。

この EVM は、JESD204B/C クロック・ジェネレータである LMK04828 (...)

在庫あり
制限: 5
ファームウェア

TI-JESD204-IP — JESD204 Rapid Design IP for FPGAs connected to TI high-speed data converters

JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアの皆様が開発する際に、迅速な経路をたどれるように設計したものです。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション・ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように、設計者の皆様を支援します。

JESD204 rapid design IP は、TI (...)

サポート・ソフトウェア

DATACONVERTERPRO-SW — 高速データ・コンバータ・プロ・ソフトウェア

この「高速データ・コンバータ Pro GUI」は、PC (Windows® XP/7/10 対応) 向けプログラムであり、TI の大半の高速データ・コンバータとアナログ・フロント・エンド (AFE) の各プラットフォームの評価を支援する設計を採用しています。DATACONVERTERPRO-SW は、データ・キャプチャとパターン・ジェネレータのカードである TSW14xxx (...)
シミュレーション・ツール

PSPICE-FOR-TI — PSpice® for TI design and simulation tool

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
パッケージ ピン数 ダウンロード
FCBGA (AAV) 144 オプションの表示

購入と品質

含まれる情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating/ リフローピーク温度
  • MTBF/FIT の推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

おすすめの製品には、この TI 製品に関連するパラメータ、評価モジュール、またはリファレンス・デザインが含まれている場合があります。

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください

TI 製品の品質、パッケージ、ご注文に関する質問は、TI サポートのページをご覧ください。

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