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製品の詳細

パラメータ

Sample rate (Max) (MSPS) 3200, 6400 Resolution (Bits) 12 Number of input channels 2, 1 Interface type JESD204B Analog input BW (MHz) 7300 Features Ultra High Speed Rating Military, Space Input range (Vp-p) 0.8 Power consumption (Typ) (mW) 3000 Architecture Folding Interpolating SNR (dB) 57.2 ENOB (Bits) 8.9 SFDR (dB) 76 Operating temperature range (C) -55 to 125, 25 to 25 Input buffer Yes open-in-new その他の 高速 ADCs (>10MSPS)

パッケージ|ピン|サイズ

CCGA (NWE) 196 225 mm² 15 x 15 CLGA (ZMX) 196 225 mm² 15 x 15 open-in-new その他の 高速 ADCs (>10MSPS)

特長

  • ADC コア
    • 12 ビット分解能
    • シングル・チャネル・モードで最大 6.4GSPS
    • デュアル・チャネル・モードで最大 3.2GSPS
  • ノイズ・フロア (信号なし、VFS = 1.0VPP-DIFF)
    • デュアル・チャネル・モード:-149.5dBFS/Hz
    • シングル・チャネル・モード:-152.4dBFS/Hz
  • ピーク・ノイズ電力比 (NPR):45.4dB
  • バッファ付きアナログ入力、VCMI = 0V
    • アナログ入力帯域幅 (-3dB):7GHz
    • 使用可能な入力周波数範囲: >10GHz
    • フルスケール入力電圧 (VFS、デフォルト):0.8VPP
  • ノイズなしのアパーチャ遅延 (tAD) 調整
    • 高精度のサンプリング制御:ステップ・サイズ 19fs
    • 遅延は温度および電圧に対して不変
  • 使いやすい同期機能
    • SYSREFタイミングの自動較正
    • サンプル・マーキング用のタイムスタンプ
  • JESD204B サブクラス-1 準拠のインターフェイス
    • 最大レーン速度: 12.8Gbps
    • 最大16レーンを使用できるためレーン速度を低減可能
  • デュアル・チャネル・モードのデジタル・ダウン・コンバータ
    • 実数出力:DDC バイパスまたは 2x 間引き
    • 複素数出力:4x、8x、または 16x 間引き
  • 耐放射線性能
    • 総照射線量 (TID) 耐性:300krad (Si)
    • シングル・イベント・ラッチアップ(SEL): 120MeV-cm2/mg
    • シングル・イベント・アップセット(SEU)耐性レジスタ
  • 消費電力:3.0W

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open-in-new その他の 高速 ADCs (>10MSPS)

概要

ADC12DJ3200QML-SPデバイスはRFサンプリング、ギガ・サンプルのA/Dコンバータ(ADC)で、DCから10GHz超までの入力周波数を直接サンプリングできます。デュアル・チャネル・モードでは、ADC12DJ3200QML-SPは最大3200MSPSをサンプリングできます。シングル・チャネル・モードでは、最大6400MSPSをサンプリングできます。チャネル数(デュアル・チャネル・モード)とナイキスト帯域幅(シングル・チャネル・モード)のトレードオフをプログラム可能なため、多くのチャネル数を必要とするアプリケーション、または広い瞬間的な信号帯域幅を必要とするアプリケーションのどちらの要求にも対応できる、柔軟なハードウェアを開発できます。フルパワー入力帯域幅(-3dB)は7.0GHzで、使用可能な周波数はデュアル・チャネルとシングル・チャネル・モードの両方で-3dBのポイントを超えて拡大されるため、Lバンド、Sバンド、Cバンド、Xバンドを直接RFサンプリングでき、周波数の機動性が高いシステムを実現できます。

ADC12DJ3200QML-SPは高速のJESD204B出力インターフェイスを使用し、最大16の直列化されたレーンを持ち、決定論的レイテンシとマルチデバイス同期についてサブクラス-1に準拠しています。シリアル出力レーンは最大12.8Gbpsをサポートし、ビット・レートとレーン数のトレードオフを設定可能です。革新的な同期機能として、ノイズなしのアパーチャ遅延(tAD)調整、SYSREFのウィンドウ処理などがあり、合成開口レーダー(SAR)や位相アレイMIMO通信のシステム設計を簡素化できます。デュアル・チャネル・モードではオプションのデジタル・ダウン・コンバータ(DDC)により、インターフェイス速度(実数および複素数間引きモード)の低減と、信号のデジタル・ミキシング(複素数間引きモードのみ)が可能です。

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技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート ADC12DJ3200QML-SP 6.4GSPSシングル・チャネル、または3.2GSPSデュアル・チャネル、12ビット、RFサンプリングのA/Dコンバータ(ADC) データシート (Rev. A 翻訳版) 最新の英語版をダウンロード (Rev.B) 2020年 3月 11日
* SMD ADC12DJ3200QML-SP SMD ADC12DJ3200QML-SP SMD 5962-18209 2020年 8月 4日
* 放射線と信頼性レポート ADC12DJ3200QML: Ionizing Dose Characterization 2020年 8月 3日
セレクション・ガイド TI Space Products (Rev. H) 2021年 1月 27日
技術記事 Keys to quick success using high-speed data converters 2020年 10月 13日
アプリケーション・ノート Heavy Ion Orbital Environment Single-Event Effects Estimations 2020年 5月 18日
アプリケーション・ノート Single-Event Effects Confidence Interval Calculations 2020年 1月 14日
その他の技術資料 TI Engineering Evaluation Units vs. MIL-PRF-38535 QML Class V Processing 2019年 6月 17日
技術記事 How to achieve fast frequency hopping 2019年 3月 3日
ユーザー・ガイド ADS12DJ3200CVAL Evaluation Module 2018年 1月 11日
技術記事 RF sampling: Learning more about latency 2017年 2月 9日
技術記事 Why phase noise matters in RF sampling converters 2016年 11月 28日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ハードウェア開発

評価ボード ダウンロード
document-generic ユーザー・ガイド
2499
概要

The ADC12DJ3200 evaluation module (EVM) allows for the evaluation of device ADC12DJ3200. The ADC12DJ3200 is a low-power, 12-bit, dual 3.2-GSPS/single 6.4-GSPS, RF-sampling analog-to-digital converter (ADC) with a buffered analog input, integrated digital down converter with programmable NCO and (...)

特長
  • Flexible transformer-coupled analog input to allow for a variety of sources and frequencies
  • Easy-to-use software GUI to configure ADC12DJ3200, LMX2582, and LMK04828 devices for a variety of configurations through a USB interface
  • Quickly evaluate ADC performance through High-Speed Data Converter Pro (...)
評価ボード ダウンロード
document-generic ユーザー・ガイド
10699
概要

The ADC12DJ3200EVMCVAL is an evaluation module (EVM) that evaluates the ADC12DJ3200QML-SP device. ADC12DJ3200QML-SP is a space-grade, low-power, 12-bit, dual 3.2-GSPS/single 6.4-GSPS, RF-sampling analog-to-digital converter (ADC) with a buffered analog input, integrated digital down converter (...)

特長
  • Flexible transformer-coupled analog input to allow for a variety of sources and frequencies
  • Easy-to-use software GUI to configure ADC12DJ3200QML-SP, LMX2582, and LMK04832 devices for a variety of configurations through a USB interface
  • Quickly evaluate ADC performance through high-speed data converter (...)

ソフトウェア開発

ファームウェア ダウンロード
JESD204 Rapid Design IP for FPGAs connected to TI high-speed data converters
TI-JESD204-IP JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアの皆様が開発する際に、迅速な経路をたどれるように設計したものです。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション・ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように、設計者の皆様を支援します。

JESD204 rapid design IP は、TI の高速データ・コンバータと組み合わせて使用する目的で、ロイヤルティ・フリーの提供を実施しています。 TI は、初期リンクの構成に関して、開発ユーザーの皆様を支援する予定です。特定の FPGA プラットフォームと TI のデータ・コンバータの JMODE の間での使用を想定したカスタマイズに対応します。TI は、この IP のテストを終えて展開する準備ができた段階で、セキュア・ダウンロード・リンクを経由してこの IP を提供します。

JESD204 rapid design IP は、以下の各 FPGA ファミリをサポートします。

  • Xilinx® Virtex™ UltraScale™ と UltraScale+™
  • Xilinx Kintex™ UltraScale と UltraScale+
  • Xilinx Zynq™ UltraScale+ と Zynq UltraScale+ (Auto (...)
特長
  • JEDEC の JESD204a/b/c の各プロトコルとの互換性あり
  • サブクラス 1 の確定的待ち時間とマルチデバイス同期機能をサポート
  • サポート対象のレーン・レート
    • 8b/10b モードで最大 16.375Gbps
    • 64b/66b モードで最大 20Gbps
  • プロトコル関連のすべてのエラーに関する検出機能と報告機能をサポート
  • 内蔵のトランスポート層は、レーンのデータをサンプリング・データに変換 (HD モードではサポートしない)
  • FPGA 内部でロジックとメモリのフットプリントを最適化済みであり、アプリケーション・ロジック向けのリソースを解放 (また、該当する場合は、FPGA の小型化や低コスト化に貢献)
  • ラインのレートに対して非同期であるクロック・レートでデータをエクスポートするなど、斬新な設計機能を搭載
サポート・ソフトウェア ダウンロード
SLVC806A.ZIP (5958 KB)

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SLVMC42.ZIP (36 KB) - IBIS Model
シミュレーション・モデル ダウンロード
SLVMC55.ZIP (5569 KB) - IBIS-AMI Model
シミュレーション・ツール ダウンロード
PSpice® for TI design and simulation tool
PSPICE-FOR-TI — PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを活用して、複雑なミックスド・シグナル設計のシミュレーションを実施することができます。完成度の高い最終機器を設計し、レイアウトの確定や製造開始より前に、ソリューションのプロトタイプを製作することができます。この結果、市場投入期間の短縮と開発コストの削減を実現できます。 

設計とシミュレーション向けのツールである PSpice for TI の環境内で、各種 TI デバイスの検索、製品ラインアップの参照、テスト・ベンチの起動、設計のシミュレーションを実施し、選定したデバイスをさらに分析することができます。また、複数の TI デバイスを組み合わせてシミュレーションを実行することもできます。

事前ロード済みの複数のモデルで構成されたライブラリ全体に加えて、PSpice for TI ツール内で各種 TI デバイスの最新の技術関連資料に簡単にアクセスすることもできます。開発中のアプリケーションに適したデバイスを選定できたことを確認した後、TI 製品の購入ページにアクセスして、その製品を購入することができます。 

PSpice for TI を使用すると、回路の検討から設計の開発や検証まで、作業の進展に合わせて設計サイクルの各段階で、シミュレーションのニーズに適した各種ツールにアクセスできます。コスト不要で入手でき、開発を容易に開始できます。設計とシミュレーションに適した PSpice スイートをダウンロードして、今すぐ設計を開始してください。

 開発の開始

  1. PSpice for TI シミュレータへのアクセスの申請
  2. ダウンロードとインストール
  3. シミュレーション方法説明ビデオのご視聴
特長
  • Cadence の PSpice テクノロジーを活用
  • デジタル・モデル・スイートが付属する事前インストール済みのライブラリを活用して、ワーストケース・タイミング分析を実現可能
  • 動的更新により、最新のデバイス・モデルに確実にアクセス可能
  • 精度の低下を招かずに、シミュレーション速度を重視して最適化済み
  • 複数製品の同時分析をサポート
  • OrCAD Capture フレームワークを土台とし、業界で最も幅広く使用されている回路図のキャプチャとシミュレーションの環境へのアクセスを実現
  • オフライン作業が可能
  • 以下の点を含め、多様な動作条件とデバイス公差にまたがって設計を検証
    • 自動的な測定と後処理
    • モンテカルロ分析法
    • ワーストケース分析
    • 熱解析
アセンブリの図面 ダウンロード
SLVRBF5.ZIP (4838 KB)
ガーバー・ファイル ダウンロード
SLVC819.ZIP (4838 KB)

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
CCGA (NWE) 196 オプションの表示
CLGA (ZMX) 196 オプションの表示

購入と品質

含まれる情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating/ リフローピーク温度
  • MTBF/FIT の推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください

TI 製品の品質、パッケージ、ご注文に関する質問は、TI サポートのページをご覧ください。

トレーニング・シリーズ

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