ADC12DJ5200RF

FCBGA (AAV)

144

100 mm² 10 x 10

ADC コア
- 12 ビット分解能
- シングル・チャネル・モードで最大 10.4GSPS
- デュアル・チャネル・モードで最大 5.2 GSPS
性能仕様
- ノイズ・フロア (-20dBFS、V_FS = 1.0V_PP-DIFF)
  - デュアル・チャネル・モード：-151.8dBFS/Hz
  - シングル・チャネル・モード：-154.4dBFS/Hz
- ENOB (デュアル・チャネル、F_IN = 2.4GHz)：8.6 ビット
バッファ付きアナログ入力、V_CMI = 0V
- アナログ入力帯域幅 (-3dB)：8.0GHz
- 使用可能な入力周波数範囲： > 10GHz
- フルスケール入力電圧 (V_FS、デフォルト)：0.8V_PP
ノイズなしのアパーチャ遅延 (T_AD) 調整
- 高精度のサンプリング制御：19fs ステップ
- 同期およびインターリーブ動作を簡素化
- 遅延は温度および電圧に対して不変
使いやすい同期機能
- SYSREFタイミングの自動較正
- サンプル・マーキング用のタイムスタンプ
JESD204C シリアル・データ・インターフェイス
- 最大レーン速度：17.16Gbps
- 64B/66B および 8B/10B エンコードのサポート
- 8B/10B モードは JESD204B 互換
オプションのデジタル降圧コンバータ (DDC)
- 4x および 8x の復号間引き
- DDC ごとに 4 つの独立した 32 ビット NCO
消費電力：4.0W
電源：1.1V、1.9V

ADC コア
- 12 ビット分解能
- シングル・チャネル・モードで最大 10.4GSPS
- デュアル・チャネル・モードで最大 5.2 GSPS
性能仕様
- ノイズ・フロア (-20dBFS、V_FS = 1.0V_PP-DIFF)
  - デュアル・チャネル・モード：-151.8dBFS/Hz
  - シングル・チャネル・モード：-154.4dBFS/Hz
- ENOB (デュアル・チャネル、F_IN = 2.4GHz)：8.6 ビット
バッファ付きアナログ入力、V_CMI = 0V
- アナログ入力帯域幅 (-3dB)：8.0GHz
- 使用可能な入力周波数範囲： > 10GHz
- フルスケール入力電圧 (V_FS、デフォルト)：0.8V_PP
ノイズなしのアパーチャ遅延 (T_AD) 調整
- 高精度のサンプリング制御：19fs ステップ
- 同期およびインターリーブ動作を簡素化
- 遅延は温度および電圧に対して不変
使いやすい同期機能
- SYSREFタイミングの自動較正
- サンプル・マーキング用のタイムスタンプ
JESD204C シリアル・データ・インターフェイス
- 最大レーン速度：17.16Gbps
- 64B/66B および 8B/10B エンコードのサポート
- 8B/10B モードは JESD204B 互換
オプションのデジタル降圧コンバータ (DDC)
- 4x および 8x の復号間引き
- DDC ごとに 4 つの独立した 32 ビット NCO
消費電力：4.0W
電源：1.1V、1.9V

ADC12DJ5200RF デバイスは、DC から 10GHz 超の入力周波数を直接サンプリングできる RF サンプリング、ギガ・サンプルの A/D コンバータ (ADC) です。ADC12DJ5200RF はデュアル・チャネル 5.2GSPS の ADC、またはシングル・チャネル 10.4GSPS の ADC として構成できます。これらの動作モードでは、チャネル数とナイキスト帯域幅のトレードオフをプログラムで制御できるため、多様なアプリケーションの要求を満たす柔軟なハードウェアを設計できます。使用可能な入力周波数帯域が最高 10GHz であるため、L バンド、S バンド、C バンド、X バンドを直接 RF サンプリングでき、多様な周波数に対応したシステムを実現できます。

ADC12DJ5200RF は、最大 17.16Gbps のライン速度をサポートする最大 16 のシリアル化されたレーンを備えた、高速な JESD204C 出力インターフェイスを使っています。JESD204C subclass-1 により、決定論的レイテンシおよびマルチデバイス同期がサポートされています。JESD204C インターフェイスは、ライン速度とレーン数との間でトレードオフのバランスを取るように構成できます。8B/10B と 64B/66B の両方のデータ・エンコードをサポートしています。64B/66B エンコードでは、前方エラー訂正 (FEC) によるビット・エラー率の改善をサポートしています。8B/10B エンコード・モードを使用する場合、インターフェイスは JESD204B レシーバと下位互換です。

ノイズなしのアパーチャ遅延 (T_AD) 調整や、SYSREF ウィンドウ処理などの革新的な同期機能により、マルチ・チャネル・アプリケーションのシステム設計を簡素化できます。オプションのデジタル・ダウン・コンバータ (DDC) を使用すると、ベースバンドへのデジタル変換を実行でき、またインターフェイス速度を低減できます。

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技術資料

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= TI が選択したこの製品の主要ドキュメント

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12 資料すべて表示

	種類	タイトル	英語版のダウンロード	日付
*	データシート	ADC12DJ5200RF 10.4GSPS シングル・チャネル、または 5.2GSPS デュアル・チャネル、12 ビット、RF サンプリング A/D コンバータ (ADC) データシート	最新の英語版をダウンロード (Rev.B)	2018年 3月 8日
	ユーザー・ガイド	ADCxxDJxx00RF-TRF1208 Evaluation Module		2021年 10月 12日
	デベロッパー・ネットワーク資料	JESD204C Intel® FPGA IP and TI ADC12DJ5200RF Interoperability Report for Intel® Stratix® 10 Devices		2021年 7月 22日
	ユーザー・ガイド	ADCxxDJ5200RF Evaluation Module User's Guide (Rev. A)		2021年 6月 28日
	Analog design journal	Clutter‐free power supplies for RF converters in radar applications (Part 1)		2021年 3月 18日
	証明書	ADC12DJ5200RFEVM EU Declaration of Conformity (DoC) (Rev. B)		2021年 3月 9日
	アプリケーション・ノート	Gsps ADC's Clocking		2020年 11月 11日
	技術記事	Keys to quick success using high-speed data converters		2020年 10月 13日
	アプリケーション・ノート	Powering Noise Sensitive ADC Supplies with the TPS6291x Micro Noise Buck Convert		2020年 9月 30日
	技術記事	Step-by-step considerations for designing wide-bandwidth multichannel systems		2019年 6月 4日
	技術記事	So, what are S-parameters anyway?		2019年 5月 23日
	技術記事	How to achieve fast frequency hopping		2019年 3月 3日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

ADC12DJ5200RFEVM — ADC12DJ5200RF RF サンプリング、12 ビット、デュアル 5.2GSPS またはシングル 10.4GSPS ADC の評価基板

The ADC12DJ5200RF evaluation module (EVM) allows for the evaluation of device ADC12DJ5200RF. The ADC12DJ5200RF is a low-power, 12-bit, dual 5.2-GSPS/single 10.4-GSPS, RF-sampling analog-to-digital converter (ADC) with a buffered analog input, integrated digital down converter with programmable NCO (...)

ユーザー・ガイド

オプションの表示

評価ボード

TSW14J58EVM — データ・キャプチャ / パターン・ジェネレータ：16 レーンの JESD204B/C 搭載、1.6 ～ 24.5Gbps 対応データ・コンバータの EVM (評価基板)

TSW14J58 評価基板 (EVM) は次世代のデータ・キャプチャ・カードであり、高速 A/D コンバータ (ADC) と高速 D/A コンバータ (DAC) とアナログ・フロント・エンド (AFE) で構成された TI の JESD204B/C ファミリの性能評価に使用できます。

Xilinx® Kintex™ UltraScale+™ FPGA (フィールド・プログラマブル・ゲートアレイ) を実装済み、かつ JESD204B/C の IP (知的財産) ソリューションを使用している TSW14J58EVM (...)

ユーザー・ガイド

在庫あり

制限: 3

評価ボード

ANNAP-3P-WWDM60 — Annapolis Microsystems 4-channel ADC, 2-channel DAC FPGA mezzanine card up to 10GSPS

This high performance WILD FMC+ DM60 ADC & DAC has two input bandwidth options, internal sample clock options and internal 10MHz reference clock options. The WWDM60 has a choice of speed grades that utilize the ADC12DJ2700, ADC12DJ3200 and ADC12DJ5200RF up to 10GSPS. It allows for ADC and DAC (...)

Annapolis Micro Systems からの提供

サードパーティ・サイトを表示

ファームウェア

TI-JESD204-IP — JESD204 Rapid Design IP for FPGAs connected to TI high-speed data converters

JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアの皆様が開発する際に、迅速な経路をたどれるように設計したものです。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション・ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように、設計者の皆様を支援します。

JESD204 rapid design IP は、TI の高速データ・コンバータと組み合わせて使用する目的で、ロイヤルティ・フリーの提供を実施しています。 TI は、初期リンクの構成に関して、開発ユーザーの皆様を支援する予定です。特定の FPGA プラットフォームと TI のデータ・コンバータの JMODE の間での使用を想定したカスタマイズに対応します。TI は、この IP のテストを終えて展開する準備ができた段階で、セキュア・ダウンロード・リンクを経由してこの IP を提供します。

JESD204 rapid design IP は、以下の各 FPGA ファミリをサポートします。

Xilinx® Virtex™ UltraScale™ と UltraScale+™
Xilinx Kintex™ UltraScale と UltraScale+
Xilinx Zynq™ UltraScale+ と Zynq UltraScale+ (Auto (...)

リクエスト

サポート・ソフトウェア

DATACONVERTERPRO-SW — 高速データ・コンバータ・プロ・ソフトウェア

この「高速データ・コンバータ Pro GUI」は、PC (Windows® XP/7/10 対応) 向けプログラムであり、TI の大半の高速データ・コンバータとアナログ・フロント・エンド (AFE) の各プラットフォームの評価を支援する設計を採用しています。DATACONVERTERPRO-SW は、データ・キャプチャとパターン・ジェネレータのカードである TSW14xxx シリーズ全体をサポートする設計を採用しており、時間ドメインと周波数ドメインの両方でデータ・コンバータを分析するための迅速で強力なソリューションを実現するほか、シングルトーン、マルチトーン、変調済み信号をサポートします。また、この GUI は TI のパターン・ジェネレータ GUI との互換性もあり、シングルトーン、マルチトーン、変調済み信号を迅速に合成できます。

開発ユーザーはカスタム・パターンを DATACONVERTERPRO-SW に渡し、TI の D/A コンバータ (DAC) にロードすることができます。A/D コンバータ (ADC) のキャプチャ結果から CSV ファイルをエクスポートする機能をサポートしているので、外部での分析も可能です。

DATACONVERTERPRO-SW は、「Related Devices」 (関連デバイス) セクションに掲載されているすべての ADC、DAC、AFE との互換性があります。ご希望のデバイスを TSW14xx がサポートしているかどうかが不明な場合は、e2e フォーラムの data converters (英語) でお問い合わせください。

オプションの表示

シミュレーション・モデル

ADC12DJ5200RF IBIS Model

SLVMCW9.ZIP (37 KB) - IBIS Model

シミュレーション・モデル

ADC12DJ5200RF IBIS-AMI Model

SLVMD65.ZIP (1533 KB) - IBIS-AMI Model

シミュレーション・ツール

PSPICE-FOR-TI — PSpice® for TI design and simulation tool

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを活用して、複雑なミックスド・シグナル設計のシミュレーションを実施することができます。完成度の高い最終機器を設計し、レイアウトの確定や製造開始より前に、ソリューションのプロトタイプを製作することができます。この結果、市場投入期間の短縮と開発コストの削減を実現できます。

設計とシミュレーション向けのツールである PSpice for TI の環境内で、各種 TI デバイスの検索、製品ラインアップの参照、テスト・ベンチの起動、設計のシミュレーションを実施し、選定したデバイスをさらに分析することができます。また、複数の TI デバイスを組み合わせてシミュレーションを実行することもできます。

事前ロード済みの複数のモデルで構成されたライブラリ全体に加えて、PSpice for TI ツール内で各種 TI デバイスの最新の技術関連資料に簡単にアクセスすることもできます。開発中のアプリケーションに適したデバイスを選定できたことを確認した後、TI 製品の購入ページにアクセスして、その製品を購入することができます。

PSpice for TI を使用すると、回路の検討から設計の開発や検証まで、作業の進展に合わせて設計サイクルの各段階で、シミュレーションのニーズに適した各種ツールにアクセスできます。コスト不要で入手でき、開発を容易に開始できます。設計とシミュレーションに適した PSpice スイートをダウンロードして、今すぐ設計を開始してください。

開発の開始

PSpice for TI シミュレータへのアクセスの申請
ダウンロードとインストール
シミュレーション方法説明ビデオのご視聴

リクエスト

計算ツール

FREQ-DDC-FILTER-CALC — RF サンプリング周波数プランナー、アナログ・フィルタ、DDC Excel™ カリキュレータ

This Excel calculator provides system designers a way to simplify the design and debugging of direct RF-sampling receivers. It offers three functions: frequency planning, analog filtering, and decimation filter spur location.

In the concept phase, a frequency-planning tool enables fine tuning of both (...)

設計ツール

ADC12DJ5200RF-EVM Assembly Package (Rev. A)

SLVRBH0A.ZIP (41092 KB)

回路図

ADC12DJ5200RFEVM Design Files (Rev. B)

SLVC778B.ZIP (13823 KB)

リファレンス・デザイン

TIDA-010128 — 12 ビット・デジタイザ向け、スケーラブル 20.8GSPS のリファレンス・デザイン

このリファレンス・デザインは、RF サンプリング A/D コンバータ (ADC) をタイム・インターリーブ構成で使用して、20.8GSPS のサンプリング・システムを実現する方法を提示しています。タイム・インターリーブという方式は、サンプリング・レートを向上させるための実績ある従来型の方法です。ただし、性能を向上させるには、複数使用している個別 ADC のオフセット、ゲイン、サンプリング時間に関する不整合を一致させることが不可欠です。サンプリング・クロックが高くなるほど、インターリーブ型の複雑度が高くなります。複数の ADC の間での位相の一致は、より良い SFDR と ENOB を達成するために不可欠な仕様の 1 つです。このリファレンス・デザインは、19fs (フェムト秒) という高精度の位相制御ステップを達成している ADC12DJ5200RF のノイズレス・アパーチャ遅延時間調整 (tAD Adjust) 機能を使用し、20.8GSPS のインターリーブ実装を容易にしています。このリファレンス・デザインは、LMK04828 と LMX2594 をベースとし、12 ビットのシステム性能要件を満たす、オンボードの低ノイズ JESD204B クロック・ジェネレータを使用しています。

回路

リファレンス・デザイン

TIDA-01028 — 高速オシロスコープと広帯域デジタイザ向け、12.8GSPS アナログ・フロント・エンドのリファレンス・デザイン

このリファレンス・デザインは、インターリーブ型 RF サンプリング A/D コンバータ（ADC）を使用して、12.8GSPS のサンプリング速度を実現します。タイム・インターリーブを行う 2 個の RF サンプリング ADC を使用しています。インターリーブを行うには、これらの ADC 間で位相シフトを実現する必要があります。このリファレンス・デザインは、ADC12DJ3200 のノイズレス・アパーチャ遅延調整（tAD Adjust）機能を使用して位相シフトを実現します。この機能は、インターリーブ型 ADC に特有の不整合を最小化し、SNR、ENOB、SFDR 性能を最大化します。このリファレンス・デザインは、JESD204B をサポートする低位相ノイズのクロック・ツリーも採用しており、LMX2594 広帯域 PLL、LMK04828 シンセサイザ、ジッタ・クリーナーを使用して実装しています。

回路

リファレンス・デザイン

TIDA-01027 — 12.8GSPS データ・アクイジション・システムで性能を最大化する低ノイズ電源のリファレンス・デザイン

This reference design demonstrates an efficient, low noise 5-rail power-supply design for very high-speed DAQ systems capable of > 12.8 GSPS. The power supply DC/DC converters are frequency synchronized and phase-shifted in order to minimize input current ripple and control frequency content (...)