製品の詳細

Sample rate (Max) (MSPS) 1600 Resolution (Bits) 12 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating Automotive Input range (Vp-p) 0.8 Power consumption (Typ) (mW) 1910 Architecture Folding Interpolating SNR (dB) 57 ENOB (Bits) 9.1 SFDR (dB) 67 Operating temperature range (C) -40 to 125 Input buffer Yes
Sample rate (Max) (MSPS) 1600 Resolution (Bits) 12 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating Automotive Input range (Vp-p) 0.8 Power consumption (Typ) (mW) 1910 Architecture Folding Interpolating SNR (dB) 57 ENOB (Bits) 9.1 SFDR (dB) 67 Operating temperature range (C) -40 to 125 Input buffer Yes
FCBGA (AAV) 144 100 mm² 10 x 10
  • 車載アプリケーション用に AEC-Q100 認定取得済み
    • 温度グレード 1:–40℃~+125℃、TA
  • ADC コア:
    • 分解能:12 ビット
    • 最大サンプリング・レート:1.6GSPS
    • インターリーブなしのアーキテクチャ
    • 内部ディザリングにより高次高調波を低減
  • パフォーマンス仕様 (–1dBFS):
    • SNR (100MHz):57.4dBFS
    • ENOB (100MHz):9.1 ビット
    • SFDR (100MHz):64dBc
    • ノイズ・フロア (–20dBFS):-147dBFS
  • フルスケール入力電圧:800mVPP-DIFF
  • フルパワー入力帯域幅:6GHz
  • JESD204C シリアル・データ・インターフェイス:
    • 合計 2~8 (クワッド / デュアル・チャネル) または 1~4 (シングル・チャネル) の SerDes レーン数に対応
    • 最大ボーレート:17.16Gbps
    • 64B/66B と 8B/10B のエンコード・モード
    • Subclass-1 サポートによる決定論的レイテンシ
    • JESD204B レシーバと互換
  • 内部サンプリング・クロック生成のオプション
    • PLL および VCO (7.2~8.2GHz) 内蔵
  • SYSREF ウィンドウ処理により同期が簡単
  • 4 つのクロック出力によりシステム・クロック供給を簡素化
    • FPGA または隣接 ADC 用のリファレンス・クロック
    • SerDes トランシーバ用のリファレンス・クロック
  • パルス式システム用のタイムスタンプ入力および出力
  • 消費電力 (1GSPS):
    • クワッド・チャネル:477mW/チャネル
    • デュアル・チャネル:700mW/チャネル
    • シングル・チャネル:1000mW
  • 電源:1.1V、1.9V
  • 車載アプリケーション用に AEC-Q100 認定取得済み
    • 温度グレード 1:–40℃~+125℃、TA
  • ADC コア:
    • 分解能:12 ビット
    • 最大サンプリング・レート:1.6GSPS
    • インターリーブなしのアーキテクチャ
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    • SNR (100MHz):57.4dBFS
    • ENOB (100MHz):9.1 ビット
    • SFDR (100MHz):64dBc
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  • フルスケール入力電圧:800mVPP-DIFF
  • フルパワー入力帯域幅:6GHz
  • JESD204C シリアル・データ・インターフェイス:
    • 合計 2~8 (クワッド / デュアル・チャネル) または 1~4 (シングル・チャネル) の SerDes レーン数に対応
    • 最大ボーレート:17.16Gbps
    • 64B/66B と 8B/10B のエンコード・モード
    • Subclass-1 サポートによる決定論的レイテンシ
    • JESD204B レシーバと互換
  • 内部サンプリング・クロック生成のオプション
    • PLL および VCO (7.2~8.2GHz) 内蔵
  • SYSREF ウィンドウ処理により同期が簡単
  • 4 つのクロック出力によりシステム・クロック供給を簡素化
    • FPGA または隣接 ADC 用のリファレンス・クロック
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  • パルス式システム用のタイムスタンプ入力および出力
  • 消費電力 (1GSPS):
    • クワッド・チャネル:477mW/チャネル
    • デュアル・チャネル:700mW/チャネル
    • シングル・チャネル:1000mW
  • 電源:1.1V、1.9V

ADC12xJ1600-Q1 は、クワッド、デュアル、シングル・チャネル、12 ビット、1.6GSPS の A/D コンバータ (ADC) ファミリです。ADC12xJ1600-Q1 は、低消費電力、高いサンプリング・レート、12 ビットの分解能により、光検出および距離測定 (LiDAR) システムに理想的です。ADC12xJ1600-Q1 は 車載用アプリケーション向けに認定済みです。

6GHz のフルパワー入力帯域幅 (-3dB) により、周波数変調連続波 (FMCW) LiDAR システムに適した平坦な周波数応答と、パルス・ベースのシステムに適した狭いインパルス応答が得られます。このフルパワー入力帯域幅により、 L バンドおよび S バンド直接 RF サンプリングも可能です。

システムのハードウェア要件を緩和するため、いくつかのクロック供給機能が内蔵されています (例:サンプリング・クロックを生成するための電圧制御発振器 (VCO) を内蔵した内部位相ロック・ループ (PLL))。FPGA または ASIC のロジックと SerDes にクロックを供給するために 4 つのクロック出力が備わっています。パルス式システムのためにタイムスタンプ入力および出力が備わっています。

JESD204C シリアル・インターフェイスにより、プリント基板 (PCB) の配線の量を減らすことで、システムを小型化できます。インターフェイス・モードは 2~8 レーン (デュアル・チャネルとクワッド・チャネルのデバイスの場合)、または 1~4 レーン (シングル・チャネル・デバイスの場合) を最大 17.16Gbps の SerDes ボーレートでサポートしているため、各アプリケーションに最適な構成を実現できます。

ADC12xJ1600-Q1 は、クワッド、デュアル、シングル・チャネル、12 ビット、1.6GSPS の A/D コンバータ (ADC) ファミリです。ADC12xJ1600-Q1 は、低消費電力、高いサンプリング・レート、12 ビットの分解能により、光検出および距離測定 (LiDAR) システムに理想的です。ADC12xJ1600-Q1 は 車載用アプリケーション向けに認定済みです。

6GHz のフルパワー入力帯域幅 (-3dB) により、周波数変調連続波 (FMCW) LiDAR システムに適した平坦な周波数応答と、パルス・ベースのシステムに適した狭いインパルス応答が得られます。このフルパワー入力帯域幅により、 L バンドおよび S バンド直接 RF サンプリングも可能です。

システムのハードウェア要件を緩和するため、いくつかのクロック供給機能が内蔵されています (例:サンプリング・クロックを生成するための電圧制御発振器 (VCO) を内蔵した内部位相ロック・ループ (PLL))。FPGA または ASIC のロジックと SerDes にクロックを供給するために 4 つのクロック出力が備わっています。パルス式システムのためにタイムスタンプ入力および出力が備わっています。

JESD204C シリアル・インターフェイスにより、プリント基板 (PCB) の配線の量を減らすことで、システムを小型化できます。インターフェイス・モードは 2~8 レーン (デュアル・チャネルとクワッド・チャネルのデバイスの場合)、または 1~4 レーン (シングル・チャネル・デバイスの場合) を最大 17.16Gbps の SerDes ボーレートでサポートしているため、各アプリケーションに最適な構成を実現できます。

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技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート ADC12xJ1600-Q1 クワッド / デュアル / シングル・チャネル、1.6GSPS、12 ビット、JESD204C インターフェイス搭載のアナログ / デジタル・コンバータ (ADC) データシート (Rev. A 翻訳版) 英語版をダウンロード (Rev.A) 2021年 11月 8日
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設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

ADC12QJ1600EVM — ADC12QJ1600 evaluation module for quad-channel, 12-bit, 1.6-GSPS ADC with JESD204C interface

ADC12QJ1600 評価基板 (EVM) を使用すると、ADC12QJ1600-Q1 製品を評価できます。 ADC12QJ1600-Q1 は、低消費電力、12 ビット、クワッドチャネル、1.6GSPS の A/D コンバータ (ADC) であり、バッファ付きアナログ入力と統合型デジタル・ダウン・コンバータに加えて、JESD204B/C インターフェイスを実装したオンチップ PLL も搭載しています。この EVM は、トランス結合型のアナログ入力を複数採用しており、多様な信号源と広い周波数範囲に対応できます。

この EVM は、JESD204B/C クロック・ジェネレータである (...)

在庫あり
制限: 5
評価ボード

TSW12QJ1600EVM — ADC12QJ1600-Q1 8-ch (two synchronized 4-ch) 12-bit 1.6-GSPS JESD204C interface ADC evaluation module

TSW12QJ1600 評価基板 (EVM) を使用すると、さまざまなフロント・エンド・オプションが利用できる A/D コンバータ (ADC) である ADC12QJ1600-Q1 を評価できます。ADC12QJ1600-Q1 は、4 個のアナログ入力チャネルを実装し、最大 1.6GSPS (ギガサンプル/秒) のサンプリング・レートで動作できる 12 ビット ADC です。

このデザインは、2 個の ADC12QJ1600-Q1 デバイスを同じプリント基板 (PCB) に搭載しています。このデザインを活用して、複数の ADC (...)

在庫あり
制限: 5
ファームウェア

TI-JESD204-IP — JESD204 Rapid Design IP for FPGAs connected to TI high-speed data converters

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JESD204 rapid design IP は、TI (...)

サポート・ソフトウェア

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パッケージ ピン数 ダウンロード
FCBGA (AAV) 144 オプションの表示

購入と品質

含まれる情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating/ リフローピーク温度
  • MTBF/FIT の推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

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サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください

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