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ADC3441

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4 チャネル、14 ビット、25MSPS AD コンバータ（ADC）

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製品詳細

Sample rate (max) (Msps) 25 Resolution (Bits) 14 Number of input channels 4 Interface type Serial LVDS Analog input BW (MHz) 540 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 177 Architecture Pipeline SNR (dB) 73.5 ENOB (bit) 11.9 SFDR (dB) 92 Operating temperature range (°C) -40 to 85 Input buffer No
Sample rate (max) (Msps) 25 Resolution (Bits) 14 Number of input channels 4 Interface type Serial LVDS Analog input BW (MHz) 540 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 177 Architecture Pipeline SNR (dB) 73.5 ENOB (bit) 11.9 SFDR (dB) 92 Operating temperature range (°C) -40 to 85 Input buffer No
VQFN (RTQ) 56 64 mm² 8 x 8
  • Quad Channel
  • 14-Bit Resolution
  • Single Supply: 1.8 V
  • Serial LVDS Interface
  • Flexible Input Clock Buffer With Divide-by-1, -2, -4
  • SNR = 72.4 dBFS, SFDR = 87 dBc at
    fIN = 70 MHz
  • Ultra-Low Power Consumption:
    • 98 mW/Ch at 125 MSPS
  • Channel Isolation: 105 dB
  • Internal Dither and Chopper
  • Support for Multi-Chip Synchronization
  • Pin-to-Pin Compatible With 12-Bit Version
  • Package: VQFN-56 (8 mm × 8 mm)
  • Quad Channel
  • 14-Bit Resolution
  • Single Supply: 1.8 V
  • Serial LVDS Interface
  • Flexible Input Clock Buffer With Divide-by-1, -2, -4
  • SNR = 72.4 dBFS, SFDR = 87 dBc at
    fIN = 70 MHz
  • Ultra-Low Power Consumption:
    • 98 mW/Ch at 125 MSPS
  • Channel Isolation: 105 dB
  • Internal Dither and Chopper
  • Support for Multi-Chip Synchronization
  • Pin-to-Pin Compatible With 12-Bit Version
  • Package: VQFN-56 (8 mm × 8 mm)

The ADC344x devices are a high-linearity, ultra-low power, quad-channel, 14-bit, 25-MSPS to 125-MSPS, analog-to-digital converter (ADC) family. The devices are designed specifically to support demanding, high input frequency signals with large dynamic range requirements. An input clock divider allows more flexibility for system clock architecture design while the SYSREF input enables complete system synchronization.

The ADC344x family supports serial low-voltage differential signaling (LVDS) to reduce the number of interface lines, thus allowing for high system integration density. The serial LVDS interface is two-wire, where each ADC data are serialized and output over two LVDS pairs. Optionally, a one-wire serial LVDS interface is available. An internal phase-locked loop (PLL) multiplies the incoming ADC sampling clock to derive the bit clock that is used to serialize the 14-bit output data from each channel. In addition to the serial data streams, the frame and bit clocks are transmitted as LVDS outputs.

The ADC344x devices are a high-linearity, ultra-low power, quad-channel, 14-bit, 25-MSPS to 125-MSPS, analog-to-digital converter (ADC) family. The devices are designed specifically to support demanding, high input frequency signals with large dynamic range requirements. An input clock divider allows more flexibility for system clock architecture design while the SYSREF input enables complete system synchronization.

The ADC344x family supports serial low-voltage differential signaling (LVDS) to reduce the number of interface lines, thus allowing for high system integration density. The serial LVDS interface is two-wire, where each ADC data are serialized and output over two LVDS pairs. Optionally, a one-wire serial LVDS interface is available. An internal phase-locked loop (PLL) multiplies the incoming ADC sampling clock to derive the bit clock that is used to serialize the 14-bit output data from each channel. In addition to the serial data streams, the frame and bit clocks are transmitted as LVDS outputs.
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技術資料

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* データシート ADC344x Quad-Channel, 14-Bit, 25-MSPS to 125-MSPS, Analog-to-Digital Converters データシート (Rev. B) PDF | HTML 2017年 4月 17日
EVM ユーザー ガイド (英語) ADC3xxxEVM and ADC3xJxxEVM User's Guide (Rev. D) 2018年 8月 24日

設計と開発

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シミュレーション・モデル

ADC3444 IBIS Model

SLAM232.ZIP (36 KB) - IBIS Model
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シミュレーション・モデル

ADC3xxx Pspice Model

SLAM228.ZIP (15 KB) - PSpice Model
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シミュレーション・モデル

ADC3xxx TINA Model

SLAM226.ZIP (3 KB) - TINA-TI Spice Model
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シミュレーション・モデル

ADC3xxx TINA Reference Design

SLAM227.TSC (1083 KB) - TINA-TI Reference Design
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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
リクエスト
リファレンス・デザイン

TIDA-00499 — トランジェントおよびデジタル故障レコーダ AFE、差動アンプおよび HS ADC 使用、リファレンス・デザイン

デジタル障害レコーダ (DFR) が 60/50Hz の周波数使用時に 17/20μs の過渡を検出できるのに対し、過渡レコーダはピークと減衰が 1μs より十分短い期間内に発生する可能性のある外乱をキャプチャできます。このリファレンス・デザインは、デジタル障害レコーダへの過渡入力を最大 1MHz で、または過渡レコーダへの過渡入力を最大 25MHz でキャプチャする方法を示します。正と負両方の過渡 (2kV peak 未満) をキャプチャできるほか、アプリケーションのニーズに基づく可変分解能 (12 ビット～ 14 ビット) が使用でき、高速コンバータを駆動する差動アンプの使用を通じて誤差 (...)
設計ガイド: PDF
回路図: PDF
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VQFN (RTQ) 56 オプションの表示
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購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 材質成分
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

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