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ADC34J25

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4 チャネル、12 ビット、160MSPS AD コンバータ（ADC）

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製品詳細

Sample rate (max) (Msps) 160 Resolution (Bits) 12 Number of input channels 4 Interface type JESD204B Analog input BW (MHz) 450 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 812 Architecture Pipeline SNR (dB) 70.4 ENOB (bit) 11.4 SFDR (dB) 87 Operating temperature range (°C) -40 to 85 Input buffer No
Sample rate (max) (Msps) 160 Resolution (Bits) 12 Number of input channels 4 Interface type JESD204B Analog input BW (MHz) 450 Features Low Power Rating Catalog Peak-to-peak input voltage range (V) 2 Power consumption (typ) (mW) 812 Architecture Pipeline SNR (dB) 70.4 ENOB (bit) 11.4 SFDR (dB) 87 Operating temperature range (°C) -40 to 85 Input buffer No
VQFN (RGZ) 48 49 mm² 7 x 7
  • Quad Channel
  • 12-Bit Resolution
  • Single 1.8-V Supply
  • Flexible Input Clock Buffer with Divide-by-1, -2, -4
  • SNR = 69.6 dBFS, SFDR = 86 dBc at
    fIN = 70 MHz
  • Ultra-Low Power Consumption:
    • 203 mW/Ch at 160 MSPS
  • Channel Isolation: 105 dB
  • Internal Dither
  • JESD204B Serial Interface:
    • Subclass 0, 1, 2 Compliant up to 3.2 Gbps
    • Supports One Lane per ADC up to 160 MSPS
  • Support for Multi-Chip Synchronization
  • Pin-to-Pin Compatible with 14-Bit Version
  • Package: VQFN-48 (7 mm × 7 mm)
  • Quad Channel
  • 12-Bit Resolution
  • Single 1.8-V Supply
  • Flexible Input Clock Buffer with Divide-by-1, -2, -4
  • SNR = 69.6 dBFS, SFDR = 86 dBc at
    fIN = 70 MHz
  • Ultra-Low Power Consumption:
    • 203 mW/Ch at 160 MSPS
  • Channel Isolation: 105 dB
  • Internal Dither
  • JESD204B Serial Interface:
    • Subclass 0, 1, 2 Compliant up to 3.2 Gbps
    • Supports One Lane per ADC up to 160 MSPS
  • Support for Multi-Chip Synchronization
  • Pin-to-Pin Compatible with 14-Bit Version
  • Package: VQFN-48 (7 mm × 7 mm)

The ADC34J2x are a high-linearity, ultra-low power, dual-channel, 12-bit, 50-MSPS to 160-MSPS, analog-to-digital converter (ADC) family. The devices are designed specifically to support demanding, high input frequency signals with large dynamic range requirements. A clock input divider allows more flexibility for system clock architecture design while the SYSREF input enables complete system synchronization. The devices support JESD204B interfaces in order to reduce the number of interface lines, thus allowing for high system integration density. The JESD204B interface is a serial interface, where the data of each ADC are serialized and output over only one differential pair. An internal phase-locked loop (PLL) multiplies the incoming ADC sampling clock by 20 to derive the bit clock that is used to serialize the 12-bit data from each channel. The devices support subclass 1 with interface speeds up to 3.2 Gbps.

The ADC34J2x are a high-linearity, ultra-low power, dual-channel, 12-bit, 50-MSPS to 160-MSPS, analog-to-digital converter (ADC) family. The devices are designed specifically to support demanding, high input frequency signals with large dynamic range requirements. A clock input divider allows more flexibility for system clock architecture design while the SYSREF input enables complete system synchronization. The devices support JESD204B interfaces in order to reduce the number of interface lines, thus allowing for high system integration density. The JESD204B interface is a serial interface, where the data of each ADC are serialized and output over only one differential pair. An internal phase-locked loop (PLL) multiplies the incoming ADC sampling clock by 20 to derive the bit clock that is used to serialize the 12-bit data from each channel. The devices support subclass 1 with interface speeds up to 3.2 Gbps.
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート ADC34J2x Quad-Channel, 12-Bit, 50-MSPS to 160-MSPS, Analog-to-Digital Converter with JESD204B Interface データシート (Rev. A) PDF | HTML 2015年 1月 29日
EVM ユーザー ガイド (英語) ADC3xxxEVM and ADC3xJxxEVM User's Guide (Rev. D) 2018年 8月 24日

設計と開発

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評価ボード

ADC34J25EVM — ADC34J25 クワッドチャネル、12 ビット、160MSPS、A/D コンバータの評価基板

ADC34J25 評価基板 (EVM) は、低消費電力、クワッド、160MSPS、12 ビットADC の性能を実証します。この評価基板は、ADC34J25 デバイス、JESD204B クロック処理ソリューションである LMK04828、TI の複数の電圧レギュレータを搭載しており、必要な複数の電圧を供給できます。ADC の入力はトランス入力に接続済みです。トランス入力は 50Ω のシングルエンド信号源に接続できます。クロック・リファレンス入力はトランス入力から供給されており、この入力は 50Ω のシングルエンド・クロック・ソースに接続できます。オンボードの LMK04828 (...)

ユーザー ガイド: PDF
TI.com で取り扱いなし
ファームウェア

TI-JESD204-IP — 高速データ・コンバータへの FPGA 接続に役立つ、JESD204 Rapid Design IP (JESD204 採用の迅速設計知的財産)

JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアが開発する際に、迅速な経路をたどれる設計を採用しています。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション・ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように設計者を支援します。

JESD204 rapid design IP (迅速設計知的財産) は、TI (...)

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シミュレーション・モデル

ADC34J45 IBIS Model

SBAM204.ZIP (79 KB) - IBIS Model
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シミュレーション・ツール

PSPICE-FOR-TI — TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
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パッケージ ピン数 ダウンロード
VQFN (RGZ) 48 オプションの表示
TI の評価品に関する標準契約約款が適用されます。

購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 材質成分
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

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