製品の詳細

Number of input channels 4 Resolution (Bits) 14 Sample rate (Max) (MSPS) 500 Features Decimating Filter, Differential Inputs, High Dynamic Range, Nap Mode, Out of Range Indicator, Power Down Analog input BW (MHz) 900 SFDR (Typ) (dB) 89 SNR (Typ) (dB) 70.8 Power consumption (Typ) (mW) 2700 Logic voltage DV/DD (Max) (V) 2 Logic voltage DV/DD (Min) (V) 1.8 Analog voltage AVDD (Max) (V) 2 Analog voltage AVDD (Min) (V) 1.8 Operating temperature range (C) -40 to 85
Number of input channels 4 Resolution (Bits) 14 Sample rate (Max) (MSPS) 500 Features Decimating Filter, Differential Inputs, High Dynamic Range, Nap Mode, Out of Range Indicator, Power Down Analog input BW (MHz) 900 SFDR (Typ) (dB) 89 SNR (Typ) (dB) 70.8 Power consumption (Typ) (mW) 2700 Logic voltage DV/DD (Max) (V) 2 Logic voltage DV/DD (Min) (V) 1.8 Analog voltage AVDD (Max) (V) 2 Analog voltage AVDD (Min) (V) 1.8 Operating temperature range (C) -40 to 85
VQFNP (RMP) 72 100 mm² 10 x 10
  • Quad Channel
  • 14-Bit Resolution
  • Maximum Clock Rate: 500 MSPS
  • Input Bandwidth (3 dB): 900 MHz
  • On-Chip Dither
  • Analog Input Buffer with High-Impedance Input
  • Output Options:
    • Rx: Decimate-by-2 and -4 Options with Low-
      Pass Filter
    • 200-MHz Complex Bandwidth or 100-MHz
      Real Bandwidth Support
    • DPD FB: Burst Mode with 14-Bit Output
  • 1.9-VPP Differential Full-Scale Input
  • JESD204B Interface:
    • Subclass 1 Support
    • 1 Lane per ADC Up to 10 Gbps
    • Dedicated SYNC pin for pair of channels
  • Support for Multi-Chip Synchronization
  • 72-Pin VQFN Package (10 mm × 10 mm)
  • Key Specifications:
    • Power Dissipation: 675 mW/ch
    • Spectral Performance (Un-decimated)
      • fIN = 190 MHz IF at –1 dBFS:
        • SNR: 70.4 dBFS
        • NSD: –154.4 dBFS/Hz
        • SFDR: 86 dBc (HD2, HD3),
          95 dBFS (non HD2, HD3)
      • fIN = 370 MHz IF at –3 dBFS:
        • SNR: 68.5 dBFS
        • NSD: –152.5 dBFS/Hz
        • SFDR: 81 dBc (HD2, HD3),
          86 dBFS (non HD2, HD3)
  • Quad Channel
  • 14-Bit Resolution
  • Maximum Clock Rate: 500 MSPS
  • Input Bandwidth (3 dB): 900 MHz
  • On-Chip Dither
  • Analog Input Buffer with High-Impedance Input
  • Output Options:
    • Rx: Decimate-by-2 and -4 Options with Low-
      Pass Filter
    • 200-MHz Complex Bandwidth or 100-MHz
      Real Bandwidth Support
    • DPD FB: Burst Mode with 14-Bit Output
  • 1.9-VPP Differential Full-Scale Input
  • JESD204B Interface:
    • Subclass 1 Support
    • 1 Lane per ADC Up to 10 Gbps
    • Dedicated SYNC pin for pair of channels
  • Support for Multi-Chip Synchronization
  • 72-Pin VQFN Package (10 mm × 10 mm)
  • Key Specifications:
    • Power Dissipation: 675 mW/ch
    • Spectral Performance (Un-decimated)
      • fIN = 190 MHz IF at –1 dBFS:
        • SNR: 70.4 dBFS
        • NSD: –154.4 dBFS/Hz
        • SFDR: 86 dBc (HD2, HD3),
          95 dBFS (non HD2, HD3)
      • fIN = 370 MHz IF at –3 dBFS:
        • SNR: 68.5 dBFS
        • NSD: –152.5 dBFS/Hz
        • SFDR: 81 dBc (HD2, HD3),
          86 dBFS (non HD2, HD3)

The ADS58J63 is a low-power, wide-bandwidth, 14-bit, 500-MSPS, quad-channel, telecom receiver device. The ADS58J63 supports a JESD204B serial interface with data rates up to 10 Gbps with one lane per channel. The buffered analog input provides uniform input impedance across a wide frequency range and minimizes sample-and-hold glitch energy. The ADS58J63 provides excellent spurious-free dynamic range (SFDR) over a large input frequency range with very low power consumption. The digital signal processing block includes complex mixers followed by low-pass filters with decimate-by-2 and -4 options supporting up to 200-MHz receive bandwidth. The ADS58J63 also supports a 14-bit, 500-MSPS output in burst-mode making the device suitable for a DPD observation receiver.

The JESD204B interface reduces the number of interface lines, thus allowing high system integration density. An internal phase locked loop (PLL) multiplies the incoming analog-to-digital converter (ADC) sampling clock to derive the bit clock, which is used to serialize the 14-bit data from each channel.

The ADS58J63 is a low-power, wide-bandwidth, 14-bit, 500-MSPS, quad-channel, telecom receiver device. The ADS58J63 supports a JESD204B serial interface with data rates up to 10 Gbps with one lane per channel. The buffered analog input provides uniform input impedance across a wide frequency range and minimizes sample-and-hold glitch energy. The ADS58J63 provides excellent spurious-free dynamic range (SFDR) over a large input frequency range with very low power consumption. The digital signal processing block includes complex mixers followed by low-pass filters with decimate-by-2 and -4 options supporting up to 200-MHz receive bandwidth. The ADS58J63 also supports a 14-bit, 500-MSPS output in burst-mode making the device suitable for a DPD observation receiver.

The JESD204B interface reduces the number of interface lines, thus allowing high system integration density. An internal phase locked loop (PLL) multiplies the incoming analog-to-digital converter (ADC) sampling clock to derive the bit clock, which is used to serialize the 14-bit data from each channel.

ダウンロード

技術資料

star = TI が選択したこの製品の主要ドキュメント
結果が見つかりませんでした。検索条件をクリアして、もう一度検索を行ってください。
11 資料すべて表示
種類 タイトル 英語版のダウンロード 日付
* データシート ADS58J63 Quad-Channel, 14-Bit, 500-MSPS Telecom Receiver Device データシート (Rev. A) 2015年 6月 29日
技術記事 Why should you care about the noise immunity of MLVDS drivers and receivers? 2017年 7月 26日
技術記事 How to minimize filter loss when you drive an ADC 2016年 10月 20日
技術記事 RF sampling: analog-to-digital converter linearity sets sensitivity 2016年 9月 29日
技術記事 RF sampling: linearity performance is not so straightforward 2016年 8月 30日
ユーザー・ガイド ADS54J/58J6x Evaluation Module User's Guide (Rev. D) 2016年 1月 13日
設計ガイド ADS58J63_A_DESIGN_PACKAGE 2015年 6月 17日
アプリケーション・ノート 高速データ変換 英語版をダウンロード 2009年 12月 11日
アプリケーション・ノート データ収集と A/D 変換の原理 最新の英語版をダウンロード (Rev.A) 2009年 8月 5日
アプリケーション・ノート データ・コンバータのドリフトに関する設計者の必須知識: 最悪劣化度の構成要素を理解して仕様の条件を減らす 2009年 4月 22日
アプリケーション・ノート アナログ・デジタルの仕様とパフォーマンス特性の用語集 (Rev. A 翻訳版) 最新の英語版をダウンロード (Rev.B) 2008年 1月 18日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

ADS58J63EVM — ADS58J63 評価モジュール

The ADS58J63EVM is an evaluation module (EVM) that allows for the evaluation of Texas Instruments’ ADS58J63 and LMK04828 clock jitter cleaner. The ADS58J63 is a low power, wide bandwidth, 14-bit, 500-MSPS quad analog to digital converter (ADC) with a buffered analog input and outputs (...)

在庫あり
制限: 3
ファームウェア

TI-JESD204-IP — JESD204 Rapid Design IP for FPGAs connected to TI high-speed data converters

JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアの皆様が開発する際に、迅速な経路をたどれるように設計したものです。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション・ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように、設計者の皆様を支援します。

JESD204 rapid design IP は、TI (...)

サポート・ソフトウェア

DATACONVERTERPRO-SW — 高速データ・コンバータ・プロ・ソフトウェア

この「高速データ・コンバータ Pro GUI」は、PC (Windows® XP/7/10 対応) 向けプログラムであり、TI の大半の高速データ・コンバータとアナログ・フロント・エンド (AFE) の各プラットフォームの評価を支援する設計を採用しています。DATACONVERTERPRO-SW は、データ・キャプチャとパターン・ジェネレータのカードである TSW14xxx (...)
シミュレーション・モデル

ADS58J63 IBIS Model

SBAM251.ZIP (46 KB) - IBIS Model
シミュレーション・モデル

ADS54J20/40/60 IBIS-AMI Model

SBAM325.ZIP (5519 KB) - IBIS-AMI Model
ガーバー・ファイル

ADS54Jxx Design File (Rev. A)

SBAC155A.ZIP (3977 KB)
パッケージ ピン数 ダウンロード
VQFN (RMP) 72 オプションの表示

購入と品質

含まれる情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating/ リフローピーク温度
  • MTBF/FIT の推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください

TI 製品の品質、パッケージ、ご注文に関する質問は、TI サポートのページをご覧ください。

ビデオ