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製品の詳細

パラメータ

Arm MHz (Max.) 1250, 1400 DRAM DDR3, DDR3L Arm CPU 2 Arm Cortex-A15 Ethernet MAC 8-Port 1Gb Switch USB 2 SPI 3 I2C 3 Operating temperature range (C) 0 to 85, -40 to 100 Serial I/O Hyperlink, I2C, SPI, TSIP, UART, USB UART 2 open-in-new その他の その他の Sitara プロセッサ

特長

  • ARM® Cortex®-A15 MPCore™ CorePac
    • Up to Four ARM Cortex-A15 Processor Cores at
      up to 1.4-GHz
    • 4MB L2 Cache Memory Shared by all Cortex-
      A15 Processor Cores
    • Full Implementation of ARMv7-A Architecture
      Instruction Set
    • 32KB L1 Instruction and Data Caches per Core
    • AMBA 4.0 AXI Coherency Extension (ACE)
      Master Port, Connected to MSMC (Multicore
      Shared Memory Controller) for Low Latency
      Access to SRAM and DDR3
  • Multicore Shared Memory Controller (MSMC)
    • 2 MB SRAM Memory for ARM CorePac
    • Memory Protection Unit for Both SRAM and
      DDR3_EMIF
  • Multicore Navigator
    • 8k Multi-Purpose Hardware Queues with Queue
      Manager
    • One Packet-Based DMA Engine for Zero-
      Overhead Transfers
  • Network Coprocessor
    • Packet Accelerator Enables Support for
      • Transport Plane IPsec, GTP-U, SCTP,
        PDCP
      • L2 User Plane PDCP (RoHC, Air Ciphering)
      • 1 Gbps Wire Speed Throughput at 1.5
        MPackets Per Second
    • Security Accelerator Engine Enables Support for
      • IPSec, SRTP, 3GPP and WiMAX Air
        Interface, and SSL/TLS Security
      • ECB, CBC, CTR, F8, A5/3, CCM, GCM,
        HMAC, CMAC, GMAC, AES, DES, 3DES,
        Kasumi, SNOW 3G, SHA-1, SHA-2 (256-bit
        Hash), MD5
      • Up to 6.4 Gbps IPSec and 3 Gbps Air
        Ciphering
    • Ethernet Subsystem
      • Eight SGMII Ports with Wire Rate Switching
      • IEEE1588 v2 (with Annex D/E/F) Support
      • 8 Gbps Total Ingress/Egress Ethernet BW
        from Core
      • Audio/Video Bridging (802.1Qav/D6.0)
      • QOS Capability
      • DSCP Priority Mapping
  • Peripherals
    • Two PCIe Gen2 Controllers with Support for
      • Two Lanes per Controller
      • Supports Up to 5 GBaud
    • One HyperLink
      • Supports Connections to Other KeyStone Architecture
        Devices Providing Resource
        Scalability
      • Supports Up to 50 GBaud
    • 10-Gigabit Ethernet (10-GbE) Switch Subsystem
      • Two SGMII/XFI Ports with Wire Rate
        Switching and MACSEC Support
      • IEEE1588 v2 (with Annex D/E/F) Support
    • One 72-Bit DDR3/DDR3L Interface with Speeds Up
      to 1600 MTPS in DDR3 Mode
    • EMIF16 Interface
    • Two USB 2.0/3.0 Controllers
    • USIM Interface
    • Two UART Interfaces
    • Three I2C Interfaces
    • 32 GPIO Pins
    • Three SPI Interfaces
    • One TSIP
      • Support 1024 DS0s
      • Support 2 Lanes at 32.768/16.3848.192
        Mbps Per Lane
  • System Resources
    • Three On-Chip PLLs
    • SmartReflex Automatic Voltage Scaling
    • Semaphore Module
    • Twelve 64-Bit Timers
    • Five Enhanced Direct Memory Access (EDMA)
      Modules
  • Commercial Case Temperature:
    • 0°C to 85°C
  • Extended Case Temperature:
    • –40°C to 100°C
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概要

The AM5K2E0x is a high performance device based on TI’s KeyStone II Multicore SoC Architecture, incorporating the most performance-optimized Cortex-A15 processor dual-core or quad-core CorePac that can run at a core speed of up to 1.4 GHz. TI’s AM5K2E0x device enables a high performance, power-efficient and easy to use platform for developers of a broad range of applications such as enterprise grade networking end equipment, data center networking, avionics and defense, medical imaging, test and automation.

TI’s KeyStone II Architecture provides a programmable platform integrating various subsystems (for example, ARM CorePac (Cortex-A15 Processor Quad Core CorePac), network processing, and uses a queue-based communication system that allows the device resources to operate efficiently and seamlessly. This unique device architecture also includes a TeraNet switch that enables the wide mix of system elements, from programmable cores to high-speed IO, to each operate at maximum efficiency with no blocking or stalling.

The AM5K2E0x KeyStone II device integrates a large amount of on-chip memory. The Cortex-A15 processor cores each have 32KB of L1Data and 32KB of L1 Instruction cache. The up to four Cortex A15 cores in the ARM CorePac share a 4MB L2 Cache. The device also integrates 2MB of Multicore Shared Memory (MSMC) that can be used as a shared L3 SRAM. All L2 and MSMC memories incorporate error detection and error correction. For fast access to external memory, this device includes a 64-bit DDR-3 (72-bit with ECC support) external memory interface (EMIF) running at 1600 MTPS.

The device enables developers to use a variety of development and debugging tools that include GNU GCC, GDB, Open source Linux, Eclipse based debugging environment enabling kernel and user space debugging using a variety of Eclipse plug-ins including TI's industry leading IDE Code Composer Studio.

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技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート AM5K2E04/02 Multicore ARM KeyStone II System-on-Chip (SoC) データシート 2015年 3月 11日
* エラッタ AM5K2E04/02 KeyStone SoC Silicon Errata (Silicon Rev 1.0) 2015年 8月 20日
技術記事 How to affordably add EtherNet/IP, EtherCAT and PROFINET to an autonomous factory 2020年 8月 24日
技術記事 Designing smarter remote terminal units for microgrids 2019年 10月 2日
アプリケーション・ノート KeystoneII Boot Examples 2019年 6月 4日
技術記事 Security versus functional safety: a view from the Processor Software Development Kit 2019年 5月 31日
アプリケーション・ノート Keystone Multicore Device Family Schematic Checklist 2019年 5月 17日
アプリケーション・ノート KeyStone II DDR3 interface bring-up 2019年 3月 7日
技術記事 Simplified software development through the Processor SDK and tools 2018年 10月 2日
ユーザー・ガイド How-To and Troubleshooting Guide for PRU-ICSS PROFIBUS 2018年 9月 24日
アプリケーション・ノート DDR3 Design Requirements for KeyStone Devices 2018年 1月 23日
ユーザー・ガイド USB 3.0 User Guide for KeyStone II Devices 2017年 8月 21日
アプリケーション・ノート Thermal Design Guide for DSP and ARM Application Processors 2017年 8月 14日
ユーザー・ガイド Phase-Locked Loop (PLL) for KeyStone Devices User's Guide 2017年 7月 26日
アプリケーション・ノート Power Consumption Summary for K2E System-on-Chip (SoC) Device Family 2017年 6月 14日
セレクション・ガイド TI Components for Aerospace and Defense Guide 2017年 3月 22日
アプリケーション・ノート Clocking Spreadsheet for K2E Device Family 2017年 1月 26日
ユーザー・ガイド Serializer/Deserializer (SerDes) for KeyStone II Devices User Guide 2016年 7月 27日
アプリケーション・ノート Power Management of K2L Device 2016年 7月 15日
アプリケーション・ノート Throughput Performance Guide for C66x KeyStone Devices 2015年 12月 22日
アプリケーション・ノート Keystone II DDR3 Debug Guide 2015年 10月 16日
ユーザー・ガイド Enhanced Direct memory Access 3 (EDMA3) for KeyStone Devices User's Guide 2015年 5月 6日
ユーザー・ガイド Gigabit Ethernet (GbE) Switch SS for K2E & K2L Devices User's Guide 2015年 4月 28日
ユーザー・ガイド Multicore Navigator (CPPI) for KeyStone Architecture User's Guide 2015年 4月 9日
ユーザー・ガイド DDR3 Memory Controller for KeyStone II Devices User's Guide 2015年 3月 27日
ホワイト・ペーパー Save power and costs with TI's K2E on-chip networking features 2015年 3月 25日
アプリケーション・ノート Keystone II DDR3 Initialization 2015年 1月 26日
ユーザー・ガイド Power Sleep Controller (PSC) for KeyStone Devices User's Guide 2014年 9月 4日
ホワイト・ペーパー KeyStone™-II-based processors: 10G Ethernet as an optical interface 2014年 8月 25日
ユーザー・ガイド K2E/K2L Packet Accelerator (PA) User's Guide 2014年 8月 19日
ユーザー・ガイド K2E/K2L Security Accelerator (SA) User's Guide 2014年 8月 19日
ホワイト・ペーパー Differentiating AM5K2E02 and AM5K2E04 SoCs from Alternate ARM® Cortex®-A15 Devic 2014年 8月 14日
ユーザー・ガイド KeyStone II Network Coprocessor (NETCP) for K2E and K2L Devices User's Guide 2014年 8月 13日
アプリケーション・ノート Hardware Design Guide for KeyStone II Devices 2014年 3月 24日
ユーザー・ガイド PCI Express (PCIe) for KeyStone Devices User's Guide 2013年 9月 30日
ユーザー・ガイド Debug and Trace for KeyStone II Devices User's Guide 2013年 7月 26日
ユーザー・ガイド ARM Bootloader User Guide for KeyStone II Devices 2013年 7月 21日
ユーザー・ガイド Memory Protection Unit (MPU) for KeyStone Devices User's Guide 2013年 6月 28日
ユーザー・ガイド HyperLink for KeyStone Devices User's Guide 2013年 5月 28日
ユーザー・ガイド Multicore Shared Memory Controller (MSMC) User Guide for KeyStone II Devices 2012年 11月 12日
その他の技術資料 Industrial Imaging: Applications of the K2H and K2E platforms 2012年 11月 9日
その他の技術資料 Video Infrastructure - Applications of the K2E, K2H platforms 2012年 11月 9日
その他の技術資料 OpenMP Programming for TMS320C66x Multicore DSPs 2012年 11月 5日
ユーザー・ガイド ARM CorePac User Guide for KeyStone II Devices 2012年 10月 31日
アプリケーション・ノート Multicore Programming Guide 2012年 8月 29日
ユーザー・ガイド Serial Peripheral Interface (SPI) for KeyStone Devices User’s Guide 2012年 3月 30日
ユーザー・ガイド Interrupt Controller (INTC) for KeyStone Devices User's Guide 2012年 3月 27日
ユーザー・ガイド 64-Bit Timer (Timer64) for KeyStone Devices User's Guide 2012年 3月 22日
アプリケーション・ノート PCIe Use Cases for KeyStone Devices 2011年 12月 13日
ユーザー・ガイド Inter-Integrated Circuit (I2C) User's Guide for the C66x DSP 2011年 9月 2日
ユーザー・ガイド External Memory Interface (EMIF16) for KeyStone Devices User's Guide 2011年 5月 24日
ユーザー・ガイド C66x DSP Cache User's Guide 2010年 11月 9日
アプリケーション・ノート Clocking Design Guide for KeyStone Devices 2010年 11月 9日
ユーザー・ガイド General-Purpose Input/Output (GPIO) User's Guide for the C66x DSP 2010年 11月 9日
アプリケーション・ノート Optimizing Loops on the C66x DSP 2010年 11月 9日
ユーザー・ガイド TMS320C649x DSP Universal Asynchronous Receiver/Transmitter (UART) User’s Guide 2010年 11月 9日
ユーザー・ガイド Telecom Serial Interface Port (TSIP) for the C66x DSP 2010年 11月 9日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ハードウェア開発

評価ボード ダウンロード
概要

eInfochips は、製品エンジニアリングおよび設計サービスの企業です。20 年以上の経験、500 を超える製品開発、世界 140 か国でのサービス実績は 4000 万回を超えています。複数の業界にまたがる多くの Fortune 500企業にターンキー・テクノロジー・ソリューションを提供しています。アロー・カンパニーである eInfochips は、プロトタイプの製造から生産まで、さらに認定までも支援できる製造パートナーのための強力なエコシステムを提供します。生産の移行に伴う変更を低減するために、委託製造業者と緊密に連携して、テスト(DFT)と製造(DFM)に対して設計を最適化します。eInfochips のシステム・オン・モジュール(SOM)と価モジュール(EVM)は、テキサス・インスツルメンツのデジタル信号プロセッサ(DSP)およびメディア・プロセッサ向けに設計されています。

デバッグ・プローブ ダウンロード
295
概要

Spectrum Digital XDS200 は、TI のプロセッサを対象とする最新の XDS200 デバッグ・プローブ(エミュレータ)ファミリの最初のモデルです。XDS200 ファミリは、超低コストの XDS100 と高性能の XDS560v2 の間で、低コストと高性能の最適バランスを実現します。また、すべての XDS デバッグ・プローブは、ETB(Embedded Trace Buffer、組込みトレース・バッファ)を搭載したすべての ARM と DSP プロセッサに対し、コア・トレースとシステム・トレースをサポートしています。

Spectrum Digital XDS200 は、TI 20 ピン・コネクタ(TI 14 ピン、ARM 10 ピン、ARM 20 ピンを接続するための複数のアダプタ付属)とホスト側の USB 2.0 (...)

特長

XDS200 は、TI のプロセッサを対象とする最新の JTAG デバッグ・プローブ(エミュレータ)ファミリです。高い性能と一般的な機能を搭載した低コスト XDS100 と高性能 XDS560v2 の中間に位置する XDS200 は、TI のマイコン、プロセッサ、ワイヤレス・デバイスのデバッグのためのバランス重視のソリューションを提供します。

XDS200 は、販売開始から長い年月が経過している「XDS510」JTAG デバッガ・ファミリに比べ、データ・スループットが高いほか、ARM シリアル・ワイヤ・デバッグ・モードのサポート機能も追加しており、コスト低減を可能にします。

TI では開発ボードのスペース低減を推進しており、すべての XDS200 派生製品は、ターゲット接続用のプライマリ JTAG コネクティビティとして標準的な TI 20 ピン・コネクタを実装しています。この製品に加えて、すべての派生製品は、TI と ARM の標準的な JTAG ヘッダーに接続するためにモジュラー形式のターゲット構成アダプタも採用しています(付属するアダプタは、モデルによって異なります)。

XDS200 は、従来型の IEEE1149.1(JTAG)、IEEE1149.7(cJTAG)、ARM のシリアル・ワイヤ・デバッグ(SWD)とシリアル・ワイヤ出力(SWO)をサポートしており、+1.5V ~ 4.1V のインターフェイス・レベルで動作します。

IEEE1149.7 つまり Compact JTAG(cJTAG)は、従来型の JTAG を大幅に改良しており、2 本のピンだけで従来型のすべての機能をサポートします。また、TI のワイヤレス・コネクティビティ・マイコンでの利用も可能です。

シリアル・ワイヤ・デバッグ(SWD)とは、同じく 2 本のピンを使用して、JTAG より高速なクロック・レートでデータを転送するデバッグ・モードです。シリアル・ワイヤ出力(SWO)を使用する場合は、もう 1 本のピンを追加して、Cortex M4 マイコンで簡潔なトレース動作を実行することができます。

すべての XDS200 モデルは、ホストへの接続のために、USB2.0 ハイスピード(480Mbps)をサポートしており、一部のモデルではイーサネット 10/100Mbps もサポートしています。また、一部のモデルではターゲット・ボードでの消費電力監視をサポートしています。

XDS200 ファミリには、TI の (...)

デバッグ・プローブ ダウンロード
995
概要

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

特長

XDS560v2 is the latest variant of the XDS560 family of high-performance debug probes (emulators) for TI processors. With the fastest speeds and most features of the entire XDS family, XDS560v2 is the most comprehensive solution to debug TI microcontrollers, processors and wireless connectivity (...)

デバッグ・プローブ ダウンロード
1495
概要

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

特長
  • XDS560v2 is the latest variant of the XDS560 family of high-performance debug probes (emulators) for TI processors. With the fastest speeds and most features of the entire XDS family, XDS560v2 is the most comprehensive solution to debug TI microcontrollers, processors and wireless connectivity (...)

開発キット ダウンロード
997
概要

EVMK2EX は、KeyStone II をベースとする66AK2Exx と AM5K2Exx の各 SoC 向けのフル機能の開発ツールです。産業用、ミッション・クリティカル、ネットワーキングの各アプリケーションに適した汎用組込みコンピューティング・システムの開発を今すぐ開始するには、ダブル・ワイド AMC フォーム・ファクタを採用したこの評価基板をご活用ください。この基板は、シングル 66AK2E05 クワッド・コア ARM Cortex-A15 プロセッサと 1 個の C66x DSP を搭載しています。

このキットに付属している包括的なソフトウェアは、Code Composer Studio 統合開発環境 (Integrated Development Environment、IDE) バージョン 5 (CCS v5)、TI のマルチコア・ソフトウェア開発キット (MCSDK)、チップ・サポート・ライブラリ、ネットワーク開発キット、すぐに使用できるデモ・ソフトウェアを収録しています。MCSDK は、ARM コア向けの Linux サポートと DSP コア向けの TI-RTOS (旧呼称は SYS/BIOS RTOS) サポートを採用しています。

信頼性の高いオンボード・コネクティビティ・オプションとして、デュアル 10/100/1000 イーサネット・ポート、USB miniB 経由の UART、170 ピン B+ スタイルの AMC インターフェイスを経由する PCIe と SATA を搭載しています。DDR3、NAND と NOR の各フラッシュを含めた大容量のオンボード・メモリを搭載しており、フレキシビリティが向上します。この基板は、オンボード (XDS200) エミュレーションまたは外部エミュレーションも付随的にサポート。

(...)

特長

EVMK2EX

  • サンプル・アプリケーション:航空、組込みの産業用制御、組込みネットワーク、産業用のルーティングとスイッチ、汎用の組込みコンピューティング・システム
  • ボード・サイズ:ダブル・ワイド PICMG® AMC フォーム・ファクタ (7.11 インチ x 2.89 インチ、18.06cm x 7.34cm)
  • DDR メモリ:4GB ECC DDR3 1600 SO-DIMM
  • 開発環境:Code Composer Studio(TM) バージョン 5 (CCS v5)
  • イーサネット:オンボードのデュアル 10/100/1000 SGMII イーサネット
  • エミュレーション:オンボードの XDS200 は MIPI 60 ピン・コネクタ経由で外部エミュレーションをサポート
  • メモリ:4GB DDR3、512MB NAND フラッシュ、128MB NOR フラッシュ
  • 詳細:製品の詳細
  • プロセッサ:1.25GHz 66AK2E05 クワッド・コア ARM Cortex A-15 + C66x DSP
  • USB:1 ポートの USB 3.0、USB mini



サポートをご希望ですか?
次のリソースをご確認ください:
ステップ 1 ステップ 2 ステップ 3 ステップ 4
EVMK2E Quick-Start Guide (英語) を読む EVMK2E Hardware (...)

ソフトウェア開発

ソフトウェア開発キット (SDK) ダウンロード
66AK2Ex プロセッサ向けプロセッサ SDK:Linux と TI-RTOS をサポート
PROCESSOR-SDK-K2E  

Processor SDK (Software Development Kit) is a unified software platform for TI embedded processors providing easy setup and fast out-of-the-box access to benchmarks and demos.  All releases of Processor SDK are consistent across TI’s broad portfolio, allowing developers to seamlessly (...)

特長

 

Linux features

  • Open Linux support
  • Linux kernel and Bootloaders
  • File system
  • GUI-based application launcher
  • Example applications, including:
    • ARM benchmarks: Dhrystone, Linpack, Whetstone
    • Cryptography: AES, 3DES, MD5, SHA
  • Host tools including flash utility
  • Code Composer Studio™ IDE for Linux development
  • (...)
IDE (統合開発環境)、構成機能、またはデバッガ ダウンロード
マルチコア・プロセッサ Code Composer Studio(CCStudio)統合開発環境(IDE)
CCSTUDIO-KEYSTONE

Download the latest version of Code Composer Studio

Code Composer Studio™ - Integrated Development Environment for Multicore DSP and ARM including KeyStone Processors and Jacinto Processors

Code Composer Studio is an integrated development environment (IDE) that supports TI's Microcontroller and Embedded Processors portfolio. Code Composer Studio (...)

オペレーティング・システム (OS) ダウンロード
HCC 社の組込み TI-RTOS ソフトウェア
HCC-Embedded からの提供 — For more than a decade HCC has focused on developing re-usable embedded software components for Flash, file systems and communications. Many of the leading RTOS vendors in the industry re-sell HCC software under their own brand, giving engineers access to excellent middleware regardless of the RTOS (...)

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SPRM621.ZIP (2180 KB) - IBIS Model
シミュレーション・モデル ダウンロード
SPRM622.ZIP (5 KB) - Thermal Model
シミュレーション・モデル ダウンロード
SPRM623.ZIP (28 KB) - BSDL Model
シミュレーション・モデル ダウンロード
SPRM653A.ZIP (142 KB) - Power Model
シミュレーション・モデル ダウンロード
SPRM743.ZIP (265889 KB) - IBIS-AMI Model
計算ツール ダウンロード
Clock Tree Tool for Sitara™ ARM® Processors
CLOCKTREETOOL The Clock Tree Tool (CTT) for Sitara™ ARM®, Automotive, and Digital Signal Processors is an interactive clock tree configuration software that provides information about the clocks and modules in these TI devices. It allows the user to:
  • Visualize the device clock tree
  • Interact with clock tree elements (...)
回路図 ダウンロード
SPRR197.ZIP (99 KB)

リファレンス・デザイン

リファレンス・デザイン ダウンロード
TPS544C25 および PMBus を使用して K2E 用 AVS SmartReflex コア電圧を生成、リファレンス・デザイン
TIDEP0042 The K2E requires the use of AVS SmartReflex control for the CVDD core voltage. This design provides method of generating the proper voltage using software and the PMBus interface of the TPS544C25. The circuit can be implemented on the XEVMK2EX.
document-generic 回路
リファレンス・デザイン ダウンロード
TPS544C25 および LM10011 を使用して K2E 用 AVS SmartReflex コア電圧を生成、リファレンス・デザイン
TIDEP0041 The K2E requires the use of AVS SmartReflex control for the CVDD core voltage. This design provides method of generating the proper voltage without the need for any software. The circuit is currently implemented on the XEVMK2EX.
document-generic 回路
リファレンス・デザイン ダウンロード
電源シーケンス、UCD9090 を使用する K2E 用
TIDEP0031 The K2E devices require power supplies to be sequenced in a proper order. This design demonstrates power sequencing for the 66AK2Ex and AM5K2Ex families of KeyStone II ARM+DSP and ARM-only multicore processors by use of the UCD9090. The UCD9090 is a 10-rail PMBus/I2C addressable power-supply (...)
document-generic 回路
リファレンス・デザイン ダウンロード
K2E クロック生成リファレンス・デザイン
TIDEP0026 66AK2ExやAM5K2ExなどのARM Cortex-A15をベースとした高性能プロセッサ・デバイスのクロック入力の駆動回路では、過大な負荷、信号の反射やノイズが、性能低下を招くことがあるため、単一のクロック信号源を使うべきではありません。この性能低下は、差動クロック・ツリーを使うことで防止できます。このリファレンス・デザインは、66AK2ExやAM5K2ExファミリのKeyStone II ARM A15 + DSP やARMのみのマルチコア・プロセッサ製品向けの差動クロック・ツリーによるクロック信号発生回路のデモンストレーションを提供します。このデザインは、これらのSoCコア群やインターフェイスに必要なすべてのクロック信号を発生する、完備したクロック・ツリーを提供します。
document-generic 回路

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
(ABD) 1089 オプションの表示

購入と品質

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください

TI 製品の品質、パッケージ、ご注文に関する質問は、TI サポートのページをご覧ください。

トレーニング・シリーズ

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ビデオ

関連ビデオ