Sitara プロセッサ:クワッド Arm Cortex-A53、デュアル Arm Cortex-R5F、ギガビット PRU-ICSS、3D グラフィック

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製品の詳細

パラメータ

Arm MHz (Max.) 1100 Arm DMIPS 10120 Ethernet MAC 10/100/1000, 6-Port 10/100/1000 PRU EMAC Industrial protocols TSN, EtherCAT, EtherNet/IP, HSR, PRP, POWERLINK, PROFIBUS, PROFINET RT/IRT, SERCOS III Serial I/O CAN-FD, I2C, McASP, McSPI, SPI, UART, USB Camera MIPI CSI-2, Parallel DRAM DDR3L, DDR4, LPDDR4 Memory ECC Security enabler Cryptographic acceleration, Device identity, Secure boot, Debug security, External memory protection, Trusted execution environment, Networking security, Secure storage, Software IP protection, Initial secure programming, Secure FW and SW update Display type MIPI DPI, OLDI Operating temperature range (C) -40 to 105 PCI/PCIe 2 PCIe Gen 3 Arm CPU 4 Arm Cortex-A53 open-in-new その他の AM6x Arm Cortex-A53 プロセッサ

パッケージ|ピン|サイズ

FCBGA (ACD) 784 open-in-new その他の AM6x Arm Cortex-A53 プロセッサ

特長

  • Processor cores:
  • Dual- or quad-core Arm® Cortex®-A53 microprocessor subsystem at up to 1.1 GHz
    • Up to two dual-core or two single-core Arm® Cortex®-A53 clusters with 512KB L2 cache including SECDED
    • Each A53 core has 32KB L1 ICache and 32K L1 DCache
  • Dual-core Arm® Cortex®-R5F at up to 400 MHz
    • Supports lockstep mode
    • 16KB ICache, 16KB DCache, and 64KB RAM per R5F core
  • Industrial subsystem:
  • Three gigabit Industrial Communication Subsystems (PRU_ICSSG)
    • Up to two 10/100/1000 Ethernet ports per PRU_ICSSG
    • Supports two SGMII ports (2)
    • Compatibility with 10/100Mb PRU-ICSS
    • 24× PWMs per PRU_ICSSG
      • Cycle-by-cycle control
      • Enhanced trip control
    • 18× Sigma-delta filters per PRU_ICSSG
      • Short circuit logic
      • Over-current logic
    • 6× Multi-protocol position encoder interfaces per PRU_ICSSG
  • Memory subsystem:
  • Up to 2MB of on-chip L3 RAM with SECDED
  • Multi-core Shared Memory Controller (MSMC)
    • Up to 2MB (2 banks × 1MB) SRAM with SECDED
      • Shared coherent Level 2 or Level 3 memory-mapped SRAM
      • Shared coherent Level 3 Cache
    • 256-bit processor port bus and 40-bit physical address bus
    • Coherent unified bi-directional interfaces to connect to processors or device masters
    • L2, L3 Cache pre-warming and post flushing
    • Bandwidth management with starvation bound
    • One infrastructure master interface
    • Single external memory master interface
    • Supports distributed virtual system
    • Supports internal DMA engine – Data Routing Unit (DRU)
    • ECC error protection
  • DDR Subsystem (DDRSS)
    • Supports DDR3L/DDR4 memory types up to DDR-1600
    • Supports LPDDR4 memory type up to DDR-1333
    • 32-bit data bus and 7-bit SECDED bus
    • 32GB of total addressable space
  • General-Purpose Memory Controller (GPMC)
  • SafeTI™ semiconductor component:
  • Designed for functional safety applications
  • Developed according to the requirements of IEC 61508
  • Achieves systematic integrity of SIL-3
  • For the MCU safety island, sufficient diagnostics are included to achieve random fault integrity requirements of SIL-2
  • For the rest of the SoC, sufficient diagnostics are included to achieve random fault integrity requirements of SIL-2
  • In addition, sufficient architectural metrics are in place to achieve execution of SIL-3 applications given a proper safety concept (for example reciprocal comparison by software)
  • Functional safety manual available
  • Safety-related certification
    • Component level functional safety certification by TÜV SÜD [certification in progress]
  • Functional safety features:
    • ECC or parity on calculation-critical memories and internal bus interconnect
    • Firewalls to help provide Freedom From Interference (FFI)
      • Built-In Self-Test (BIST) for CPU, high-end timers, and on-chip RAM
    • Hardware error injection support for test-for-diagnostics
    • Error Signaling Modules (ESM) for capture of functional safety related errors
    • Voltage, temperature, and clock monitoring
    • Windowed and non-windowed watchdog timers in multiple clock domains
  • MCU island
    • Isolation of the dual-core Arm® Cortex®-R5F microprocessor subsystem
    • Separate voltage, clocks, resets, and dedicated peripherals
    • Internal MCSPI connection to the rest of SoC
  • Security:
  • Secure boot supported
    • Hardware-enforced root-of-trust
    • Support to switch root-of-trust via backup key
    • Support for takeover protection, IP protection, and anti-roll back protection
  • Cryptographic acceleration supported
    • Session-aware cryptographic engine with ability to auto-switch key-material based on incoming data stream
    • Supports cryptographic cores
      • AES – 128/192/256 bits key sizes
      • 3DES – 56/112/168 bits key sizes
      • MD5, SHA1
      • SHA2 – 224/256/384/512
      • DRBG with true random number generator
      • PKA (public key accelerator) to assist in RSA/ECC processing
    • DMA support
  • Debugging security
    • Secure software controlled debug access
    • Security aware debugging
  • Trusted Execution Environment (TEE) supported
    • Arm® TrustZone® based TEE
    • Extensive firewall support for isolation
    • Secure DMA path and interconnect
    • Secure watchdog/timer/IPC
  • Secure storage support
  • On-the-fly encryption and authentication support for OSPI interface
  • Networking security support for data (payload) encryption/authentication via packet based hardware cryptographic engine
  • Security coprocessor (DMSC) for key and security management, with dedicated device level interconnect for security
  • SoC services:
  • Device Management Security Controller (DMSC)
    • Centralized SoC system controller
    • Manages system services including initial boot, security, functional safety and clock/reset/power management
    • Power management controller for active and low power modes
    • Communication with various processing units over message manager
    • Simplified interface for optimizing unused peripherals
    • Tracing and debugging capability
  • Sixteen 32-bit general-purpose timers
  • Two data movement and control Navigator Subsystems (NAVSS)
    • Ring Accelerator (RA)
    • Unified DMA (UDMA)
    • Up to 2 Timer Managers (TM) (1024 timers each)
  • Multimedia:
  • Display subsystem
    • Two fully input-mapped overlay managers associated with two display outputs
    • One port MIPI® DPI parallel interface
    • One port OLDI
  • PowerVR® SGX544-MP1 3D Graphics Processing Unit (GPU)
  • One Camera Serial Interface-2 (MIPI CSI-2)
  • One port video capture: BT.656/1120 (no embedded sync)
  • High-speed interfaces:
  • One Gigabit Ethernet (CPSW) interface supporting
    • RMII (10/100) or RGMII (10/100/1000)
    • IEEE1588 (2008 Annex D, Annex E, Annex F) with 802.1AS PTP
    • Audio/video bridging (P802.1Qav/D6.0)
    • Energy-efficient Ethernet (802.3az)
    • Jumbo frames (2024 bytes)
    • Clause 45 MDIO PHY management
  • Two PCI-Express® (PCIe®) revision 3.1 subsystems (2)
    • Supports Gen2 (5.0GT/s) operation
    • Two independent 1-lane, or a single 2-lane port
    • Support for concurrent root-complex and/or end-point operation
  • USB 3.1 Dual-Role Device (DRD) subsystem (2)
    • One enhanced SuperSpeed Gen1 port
    • One USB 2.0 port
    • Each port independently configurable as USB host, USB peripheral, or USB DRD
  • General connectivity:
  • 6× Inter-Integrated Circuit (I2C™) ports
  • 5× configurable UART/IrDA/CIR modules
  • Two simultaneous flash interfaces configured as
    • Two OSPI flash interfaces
    • or HyperBus™ and OSPI1 flash interface
  • 2× 12-bit Analog-to-Digital Converters (ADC)
    • Up to 4 Msamples/s
    • Eight multiplexed analog inputs
  • 8× Multichannel Serial Peripheral Interfaces (MCSPI) controllers
    • Two with internal connections
    • Six with external interfaces
  • General-Purpose I/O (GPIO) pins
  • Control interfaces:
  • 6× Enhanced High Resolution Pulse-Width Modulator (EHRPWM) modules
  • One Enhanced Capture (ECAP) module
  • 3× Enhanced Quadrature Encoder Pulse (EQEP) modules
  • Automotive interfaces:
  • 2× Modular Controller Area Network (MCAN) modules with full CAN-FD support
  • Audio interfaces:
  • 3× Multichannel Audio Serial Port (MCASP) modules
  • Media and data storage:
  • 2× Multimedia Card™/Secure Digital® (MMC™/SD®) interfaces
  • Simplified power management:
  • Simplified power sequence with full support for dual voltage I/O
  • Integrated LDOs reduces power solution complexity
  • Integrated SDIO LDO for handling automatic voltage transition for SD interface
  • Integrated Power On Reset (POR) generation reducing power solution complexity
  • Integrated voltage supervisor for functional safety monitoring
  • Integrated power supply glitch detector for detecting fast power supply transients
  • Analog/system integration:
  • Integrated USB VBUS detection
  • Fail safe I/O for DDR RESET
  • All I/O pins drivers disabled during reset to avoid bus conflicts
  • Default I/O pulls disabled during reset to avoid system conflicts
  • Support dynamic I/O pinmux configuration change
  • System-on-Chip (SoC) architecture:
  • Supports primary boot from UART, I2C, OSPI, HyperBus, parallel NOR Flash, SD or eMMC™, USB, PCIe, and Ethernet interfaces
  • 28-nm CMOS technology
  • 23 mm × 23 mm, 0.8-mm pitch, 784-pin FCBGA (ACD)

All trademarks are the property of their respective owners.

open-in-new その他の AM6x Arm Cortex-A53 プロセッサ

概要

AM654x and AM652x Sitara™ processors are Arm® applications processors built to meet the complex processing needs of modern industry 4.0 embedded products.

The AM654x and AM652x devices combine four or two Arm® Cortex®-A53 cores with a dual Arm® Cortex®-R5F MCU subsystem which includes features intended to help customers achieve their functional safety goals for their end products and three Gigabit industrial communications subsystems (PRU_ICSSG) to create a SoC capable of high-performance industrial controls with industrial connectivity and processing for functional safety applications. AM65xx is currently undergoing assessment to be certified by TÜV SÜD according to IEC 61508.

The four Arm® Cortex®-A53 cores in the AM654x are arranged in two dual-core clusters with shared L2 memory to create two processing channels. The two Arm® Cortex®-A53 cores in the AM652x are available in a single dual-core cluster and two single-core cluster options. Extensive ECC is included on on-chip memory, peripherals, and interconnect for reliability. The SoC as a whole includes features intended to help customers design systems that can achieve their functional safety goals (assessment pending with TÜV SÜD). Cryptographic acceleration and secure boot are available on some AM654x and AM652x devices in addition to granular firewalls managed by the DMSC.

Programmability is provided by the Arm® Cortex®-A53 RISC CPUs with Arm® Neon™ extension, and the dual Arm® Cortex®-R5F MCU subsystem is available for general purpose use as two cores or it can be used in lockstep to help meet the needs of functional safety applications. The PRU_ICSSG subsystems can be used to provide up to six ports of industrial Ethernet such as Profinet IRT, TSN, Ethernet/IP or EtherCAT® (among many others), or they can be used for standard Gigabit Ethernet connectivity.

TI provides a complete set of software and development tools for the Arm® cores including Processor SDK Linux, Linux-RT, RTOS, and Android as well as C compilers and a debugging interface for visibility into source code execution. Applicable functional safety and security documentation will be made available to assist customers in developing their functional safety or security related systems.

open-in-new その他の AM6x Arm Cortex-A53 プロセッサ
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詳細

プロトタイプのサンプルが入手可能です (X6580AACD)。 (https://www.tij.co.jp/product/jp/AM6548/samplebuy) ご注文

技術資料

= 主要な資料
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種類 タイトル 英語版のダウンロード 日付
* データシート AM654x, AM652x Sitara™ Processors Silicon Revision 2.0 データシート 2020年 1月 27日
* エラッタ AM65x/DRA80xM Processors Silicon Revision 1.0 2020年 6月 25日
ホワイト・ペーパー E-book:産業用ロボット設計に関するエンジニア・ガイド 英語版をダウンロード 2020年 3月 25日
ホワイト・ペーパー E-book: An engineer’s guide to industrial robot designs.. 2020年 3月 25日
アプリケーション・ノート PRU-ICSS Feature Comparison 2020年 3月 9日
アプリケーション・ノート AM65x/DRA80xM EMIF Tools 2020年 3月 4日
アプリケーション・ノート AM65x/DRA80xM Silicon Revision 1.0 to 2.0 Migration Guide 2020年 1月 6日
ユーザー・ガイド AM65x/DRA80xM Processors Technical Reference Manual 2019年 12月 18日
アプリケーション・ノート AM65xx Time Synchronization Architecture 2019年 10月 14日
技術記事 Designing smarter remote terminal units for microgrids 2019年 10月 2日
アプリケーション・ノート Programmable Logic Controllers — Security Threats and Solutions 2019年 9月 13日
技術記事 Solving synchronization challenges in Industrial Ethernet 2019年 7月 19日
アプリケーション・ノート Enabling Android Automotive on Your TI Development Board 2019年 7月 12日
技術記事 Security versus functional safety: a view from the Processor Software Development Kit 2019年 5月 31日
ホワイト・ペーパー Utilizing Sitara™ processors for Industry 4.0 servo drives 2019年 5月 28日
アプリケーション・ノート AM65x DDR ECC initialization and testing 2019年 3月 8日
アプリケーション・ノート AM65x/DRA80xM DDR Board Design and Layout Guidelines 2019年 3月 7日
ホワイト・ペーパー Virtualization for embedded industrial systems 2019年 3月 7日
アプリケーション・ノート Integrating a WiLink8 Module with the AM65x EVM 2019年 1月 29日
アプリケーション・ノート PRU-ICSS Getting Started Guide on TI-RTOS 2019年 1月 18日
アプリケーション・ノート PRU Read Latencies 2018年 12月 21日
アプリケーション・ノート PRU-ICSS Getting Starting Guide on Linux 2018年 12月 10日
ホワイト・ペーパー Ensuring real-time predictability 2018年 12月 4日
アプリケーション・ノート Jian will provide 2018年 11月 30日
ホワイト・ペーパー The state of functional safety in Industry 4.0 2018年 11月 27日
アプリケーション・ノート PRU-ICSS / PRU_ICSSG Migration Guide 2018年 11月 5日
ホワイト・ペーパー 産業オートメーション用 TSN (Rev. A 翻訳版) 英語版をダウンロード (Rev.A) 2018年 10月 22日
ホワイト・ペーパー Sitara™ AM6xプロセッサを用いた インダストリー4.0対応 産業用制御の設計 英語版をダウンロード 2018年 10月 16日
ホワイト・ペーパー EtherNet/IP on TI's Sitara AM335x Processors 2018年 10月 13日
ホワイト・ペーパー Secure Boot on embedded Sitara™ processors 2018年 10月 13日
アプリケーション・ノート Sitara Processor Power Distribution Networks: Implementation and Analysis 2018年 10月 12日
アプリケーション・ノート Hardware Design Guide for AM65x/DRA80xM Devices 2018年 10月 11日
アプリケーション・ノート High-Speed Interface Layout Guidelines 2018年 10月 11日
アプリケーション・ノート AM65x Schematic Checklist 2018年 10月 4日
技術記事 Simplified software development through the Processor SDK and tools 2018年 10月 2日
ユーザー・ガイド AM654x BGA Escape Routing Stackup 2018年 8月 29日
ホワイト・ペーパー Designing Embedded Systems for High Reliability With Sitara AM6x Processors 2018年 8月 28日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ハードウェア開発

評価基板 ダウンロード
$199.00
概要

1280x800 LCD ディスプレイ・アクセサリ・キットは AM65x IDK(TMDX654IDKEVM)向けアドオン・アクセサリで、HMI、産業用 PC やディスプレイを必要とする他の使用事例の評価のためにタッチ機能とディスプレイ機能を追加できます。このキットには AM65x EVM (TMDX654GPEVM)がバンドルされていますが、代替品として個別に購入することもできます。LCD 画面は WXGA 解像度(1280 x 800)の 10.1 インチ・ディスプレイで、10 の静電容量性タッチをサポートします。

特長
ハードウェア

10.1 インチ LCD 画面(1280 x 800)
評価基板 ダウンロード
document-generic ユーザー・ガイド
$898.00
概要

AM65x 評価モジュール(EVM)は、Sitara™ Arm® Cortex®-A53 AM65x プロセッサ(AM6548AM6546AM6528AM6527AM6526)の評価を迅速に開始し、HMI、ネットワーキング、医療用モニタ、他の多くの産業用アプリケーションの開発期間を短縮するのに役立つプラットフォームを提供します。これは、クワッド・コア Cortex-A53、およびデュアル Cortex-R5F プロセッサをベースとする開発プラットフォームであり、PCIe、USB 3.0/2.0、ギガビット Ethernet など多数のコネクティビティを統合しています。

特長
  • 3 ポートのギガビット Ethernet
  • ECC 付きの 4GB DDR4
  • オンボード 16GB eMMC
  • オンボード 512MB OSPI フラッシュ
  • 1 レーンの PCIe Gen 3.1、USB 3.1、USB 2.0、CSI-2 の各インターフェイス
評価基板 ダウンロード
document-generic ユーザー・ガイド
$1,369.00
概要
AM65x セキュリティ強化(HS)評価基板は Sitara™ Arm® Cortex®-A53 AM65x プロセッサ(AM6548AM6546AM6528AM6527AM6526)のセキュア・ブートと他のセキュリティ機能を評価するためのプラットフォームです。クワッド・コア Cortex-A53、デュアル Cortex-R5F プロセッサ・ベースの開発プラットフォームで、PCIe、USB 3.0/2.0、ギガビット Ethernet などの多数のコネクティビティを統合しています。
特長
  • 3 ポート・ギガビット Ethernet
  • ECC 付き 4GB DDR4
  • オンボード 16GB eMMC
  • オンボード 512MB OSPI フラッシュ
  • 1 レーン PCIe Gen 3.1、USB 3.1、USB 2.0、CSI-2 インターフェイス
評価基板 ダウンロード
document-generic ユーザー・ガイド
$819.00
概要

ステップ 1:IDK を注文
ステップ 2:プロセッサ SDK をダウンロード
ステップ 3:産業用プロトコル・パッケージを入手
ステップ 4:ハードウェア・ユーザーズ・ガイドを読む

AM65x 産業用開発キット(IDK)はファクトリ・オートメーション、ドライブ、ロボット、グリッド・インフラなどのアプリケーションに最適な Sitara AM65x プロセッサの産業用通信機能と制御機能を評価するための開発プラットフォームです。AM65x プロセッサは PROFINET、EtherCAT、EtherNet/IP などの産業用イーサネット・プロトコルで使用できる 3 つの PRU-ICSS(プログラマブル・リアルタイム・ユニット産業用通信サブシステム)サブシステムを搭載しています。

特長
  • 最大 6 ポートの産業用ギガビット・イーサネットと 1 ポートの標準ギガビット・イーサネットが同時に使用可能
  • ECC 付き 4GB DDR4
  • PROFIBUS 接続と産業用 I/O ヘッダ
  • オンボード 16GB eMMC
  • オンボード 512MB OSPI フラッシュ
  • 2 レーン PCIe Gen 3.1、USB 2.0、CSI-2 インターフェイス
評価基板 ダウンロード
Mistral Solutions AM65x System on Module (SOM)
Mistral Solutions Pvt. Ltd からの提供
概要

The AM65x SOM from Mistral is an easy to use, compact, light-weight system on module (SOM) providing very high processing power for industrial applications. This module is based on Texas Instruments Sitara™ AM6548 SoC and is ideal for complex processing, connectivity and control required for (...)

評価基板 ダウンロード
概要

The phyCORE®-AM65x module brings secure boot, multiprotocol gigabit industrial communication, graphics, functional safety features and time-sensitive networking (TSN) to the phyCORE® family. The phyCORE®-AM65x SOM is ideal for industrial communication systems, factory automation, edge (...)

特長
  • DDR4 + optional ECC
  • Up to 32GB eMMC
  • Optional 2.4 or 5GHz certified WiFi solution
  • 1x 10/100/1000 Mbit/s + 6 PRU-ICSSG
  • Linux, Android, and TI-RTOS BSP
評価基板 ダウンロード
TQ Group 社 Sitara SOM
TQ-Group からの提供
概要
TQ offers the complete range of services from development, through production and service right up to product life cycle management. The services cover assemblies, equipment and systems including hardware, software and mechanics. Customers can obtain all services from TQ on a modular basis as (...)

ソフトウェア開発

ソフトウェア開発キット (SDK) ダウンロード
AM65x Sitara プロセッサ向けプロセッサ SDK:Linux、TI-RTOS、Android をサポート
PROCESSOR-SDK-AM65X プロセッサ SDK(ソフトウェア開発キット)はセットアップが容易でベンチマーキングとデモをすぐに開始できる、TI の組込みプロセッサ向け統合ソフトウェア・プラットフォームです。プロセッサ SDK はすべて TI の広範なプラットフォームに対応しており、複数のデバイス間でのソフトウェアのシームレスな再利用や移行が可能です。プロセッサ SDK と TI の組込みプロセッサ・ソリューションにより、スケーラブルなプラットフォーム・ソリューションの開発が極めて容易になります。

プロセッサ SDK は Linux と TI-RTOS オペレーティング・システムをサポートしています。

Linux の構成要素:

  • LTS(Long-Term Stable)Linux カーネルのサポート
  • U-Boot ブートローダのサポート
  • Linaro GNU compiler collection(GCC)ツール・チェーン
  • Yocto Project™ OE Core 互換ファイル・システム

RTOS の構成要素:

  • TI-RTOS カーネル:TI のデバイス向け軽量リアルタイム組込みオペレーティング・システム
  • チップ・サポート・ライブラリ、ドライバ、基本的なボード・サポート・ユーティリティ
  • コア間とデバイス間の通信に対応するプロセッサ間通信機能
  • 基本的なネットワーク・スタックとプロトコル
  • ブートローダとブート・ユーティリティ
  • Linaro GNU compiler collection(GCC)ツール・チェーン

Linaro ツールチェーン・サポート

Linaro ツールチェーンは Cortex-A プロセッサ向けに最適化された、信頼性の高い商用グレードのツールで構成されています。このツールチェーンは TI のほか、Linaro のスタッフ・エンジニア、メンバー・デベロッパー企業やオープン・ソース・コミュニティのメンバーで構成される Linaro コミュニティによって包括的にサポートされています。Linaro ツール、ソフトウェア、テスト手順はプロセッサ SDK の最新リリースに付属しています。

Yocto Project™ をサポート

Yocto Project (...)

特長

Linux の特長

  • Open Linux のサポート
  • Linux のカーネルとブートローダ
  • ファイル・システム
  • Qt/Webkit アプリケーション・フレームワーク
  • 3D グラフィックスのサポート
  • GUI ベースのアプリケーション・ランチャー
  • サンプル・アプリケーション
  • ARM ベンチマーク:Dhrystone、Linpack、Whetstone
  • Webkit ウェブ・ブラウザ
  • プログラマブル・リアルタイム・ユニット(PRU)
  • フラッシュ・ツールと Pin Mux Utility を含むホスト・ツール
  • Linux 開発向け Code Composer Studio™ IDE
  • 技術資料

RTOS の特長

  • ドライバが利用可能
  • ファイル・システム
  • ベアメタル・セカンダリ・ブートローダ
  • デバッグと計測用のユーティリティ
  • ボード・サポート・パッケージ診断機能付き
  • サンプル・アプリケーション
  • Pin Mux と Clock Tree ユーティリティを含むホスト・ツール
  • RTOS 開発向け Code Composer Studio™ IDE
  • 技術資料

 

プロセッサ SDK は無料で TI に対するランタイム・ロイヤリティも不要です。
アプリケーション・ソフトウェアとフレームワーク ダウンロード
Sitara 外部メモリ・インターフェイス(EMIF)ツール
SITARA-DDR-CONFIG-TOOL Sitara™ EMIF ツールは、外部 DDR メモリ・デバイスへのアクセスのために TI (...)
特長
  • 該当の各種デバイスで使用できる DDR メモリ・タイプすべて(LPDDR2、DDR3、DDR3L の各 DDR)をサポート
  • DDR3 / 3L に対処するハードウェア電圧レベル調整をサポート
  • JEDEC 規格に従った、DRAM のタイミングに関するエラー・チェック
  • EMIF 構成レジスタを出力し、プロセッサ SDK や Code Composer Studio でその出力を直接使用することが可能
IDE (統合開発環境)、構成機能、コンパイラ、デバッガ ダウンロード
Sitara™プロセッサ Code Composer Studio(CCStudio)統合開発環境(IDE)
CCSTUDIO-SITARA

Download the latest version of Code Composer Studio

Code Composer Studio™ - Integrated Development Environment for Sitara™ ARM© Processors

 

Code Composer Studio is an integrated development environment (IDE) that supports TI's Microcontroller and Embedded Processors portfolio. Code Composer Studio comprises a suite of tools used to develop and debug (...)

IDE (統合開発環境)、構成機能、コンパイラ、デバッガ ダウンロード
SafeTI™ コンパイラ認証キット
SAFETI_CQKIT SafeTI コンパイラ認証キットは、お客様が IEC 61508 と ISO 26262 のような機能安全規格に準拠して、TI Arm、C6000、または C2000/CLA の C/C++ コンパイラを使用できるようにする目的で開発したものです。

SafeTI コンパイラ認証キットの特長:

  • ユーザーが認定テストを実行する必要なし
  • コンパイラによるカバレッジ解析をサポート
  • Validas のコンサルティングは付属せず
  • TI のお客様は無料で利用可能

SafeTI コンパイラ認証キットにアクセスするには、上記の「リクエスト」ボタンのいずれかをクリックしてください。

機能安全製品の詳細については、www.tij.co.jp/safeti をご覧ください

前提条件

この SafeTI コンパイラ認証キットは、LTS (long-term-supported、長期間サポート) TI C/C++ コンパイラ・バージョンのみに適用できます。他の前提条件はありません。

特長

この SafeTI コンパイラ認証キットは、TÜV Nord 社によって、IEC 61508 と ISO 26262 の両方に適合しているという評価が完了しています。このキットは、ソフトウェア・ツール認証の専門企業である、Validas 社との提携によって開発したものです。

製品内容

SafeTI コンパイラ認証キットの内容:

  • 安全関連資料のテンプレート
    • ツールの分類(英語)
    • ツールの認定計画(英語)
    • ツールの認定レポート(英語)
    • ツールの安全性マニュアル(英語)
  • QKIT User's Guide (英語)
  • TÜV Nord 承認レポート (英語)
  • 内部のリリース検証結果
  • 設定済みのコンパイラ

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SPRM718.ZIP (2 KB) - Thermal Model
シミュレーション・モデル ダウンロード
SPRM724.ZIP (12 KB) - BSDL Model
シミュレーション・モデル ダウンロード
SPRM737.ZIP (19753 KB) - IBIS Model
計算ツール ダウンロード
Clock Tree Tool for Sitara™ ARM® Processors
CLOCKTREETOOL The Clock Tree Tool (CTT) for Sitara™ ARM®, Automotive, and Digital Signal Processors is an interactive clock tree configuration software that provides information about the clocks and modules in these TI devices. It allows the user to:
  • Visualize the device clock tree
  • Interact with clock tree elements (...)
document-generic ユーザー・ガイド
計算ツール ダウンロード
ピン・マルチプレクサ・ユーティリティ、ARM MPU プロセッサ(AM389x、AM35x、AM/DM37x、C6A816x、DM816x、OMAP35x)用
PINMUXTOOL The Pin MUX Utility is a software tool which provides a Graphical User Interface for configuring pin multiplexing settings, resolving conflicts and specifying I/O cell characteristics for TI MPUs. Results are output as C header/code files that can be imported into software development kits (SDKs) or (...)

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
FCBGA (ACD) 784 オプションの表示

購入と品質

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください

TI 製品の品質、パッケージ、ご注文に関する質問は、TI サポートのページをご覧ください。

トレーニング・シリーズ

TI のトレーニングとビデオをすべて表示

ビデオ

関連ビデオ