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製品の詳細

パラメータ

Function Differential Additive RMS jitter (Typ) (fs) 90 Output frequency (Max) (MHz) 2000 Number of outputs 2 VCC out (V) 2.5, 3.3 VCC core (V) 2.5, 3.3 Output skew (ps) 10 Features 1:2 fanout Operating temperature range (C) -40 to 85 Rating Catalog Output type LVPECL Input type LVCMOS, LVDS, LVPECL open-in-new その他の クロック・バッファ

パッケージ|ピン|サイズ

VQFN (RGT) 16 9 mm² 3 x 3 open-in-new その他の クロック・バッファ

特長

  • 1:2 Differential Buffer
  • Single Clock Input
  • Universal Inputs Can Accept LVPECL, LVDS,
    LVCMOS/LVTTL
  • Two LVPECL Outputs
  • Maximum Clock Frequency: 2 GHz
  • Maximum Core Current Consumption: 33 mA
  • Very Low Additive Jitter: <100 fs, RMS in 10-kHz
    to 20-MHz Offset Range
  • 2.375-V to 3.6-V Device Power Supply
  • Maximum Propagation Delay: 450 ps
  • Maximum Output Skew: 10 ps
  • LVPECL Reference Voltage, VAC_REF, Available
    for Capacitive-Coupled Inputs
  • Industrial Temperature Range: –40°C to 85°C
  • Supports 105°C PCB Temperature
    (Measured at Thermal Pad)
  • Available in 3-mm × 3-mm QFN-16 (RGT) Package
  • ESD Protection Exceeds 2 kV (HBM)
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概要

The CDCLVP1102 is a highly versatile, low additive jitter buffer that can generate two copies of LVPECL clock outputs from one LVPECL, LVDS, or LVCMOS input for a variety of communication applications. It has a maximum clock frequency up to 2 GHz. The overall additive jitter performance is less than 0.1 ps, RMS from 10 kHz to 20 MHz, and overall output skew is as low as 10 ps, making the device a perfect choice for use in demanding applications.

The CDCLVP1102 clock buffer distributes a single clock input (IN) to two pairs of differential LVPECL clock outputs (OUT0, OUT1) with minimum skew for clock distribution. The inputs can be LVPECL, LVDS, or LVCMOS/LVTTL.

The CDCLVP1102 is specifically designed for driving 50-Ω transmission lines. When driving the inputs in single-ended mode, the LVPECL bias voltage (VAC_REF) should be applied to the unused negative input pin. However, for high-speed performance up to 2 GHz, differential mode is strongly recommended.

The CDCLVP1102 is characterized for operation from –40°C to 85°C and is available in a QFN-16, 3-mm × 3-mm package.

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LMK00304 アクティブ 3.1GHz、差動クロック・バッファ/レベル・シフタ Ultra low additive jitter,1:4 Universal Differential Buffer that can support LVPECL

技術資料

= 主要な資料
結果が見つかりませんでした。検索条件をクリアして、もう一度検索を行ってください。 すべて表示 3
種類 タイトル 英語版のダウンロード 日付
* データシート CDCLVP1102 Two-LVPECL Output, High-Performance Clock Buffer データシート 2015年 12月 11日
その他の技術資料 クロック&タイミング・ソリューション (Rev. A 翻訳版) 最新の英語版をダウンロード (Rev.C) 2013年 12月 11日
ユーザー・ガイド CDCLVP1102EVM User's Guide 2009年 7月 9日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ハードウェア開発

評価基板 ダウンロード
document-generic ユーザー・ガイド
$149.00
概要

The CDCLVP1102 is a high-performance, low additive phase noise clock buffer. It has a single universal input buffer that supports either single-ended or differential clock inputs, and feeds to two LVPECL outputs. The device also features on-chip bias generators that can provide the LVPECL (...)

特長
  • Easy-to-use evaluation board to fan out low phase noise clocks
  • Easy device setup
  • Fast configuration
  • Control pins configurable through jumpers
  • Board powered at +2.5-/+3.3-V
  • Single-ended or differential input clocks
  • CDCLVP1102 supports two LVPECL outputs; CDCLVP1102EVM supports one LVPECL output

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SLLM056B.ZIP (40 KB) - IBIS Model

リファレンス・デザイン

リファレンス・デザイン ダウンロード
レーダーと電子戦の各アプリケーション向け、マルチチャネル RF トランシーバのリファレンス・デザイン
TIDA-010132 — This reference design, an 8-channel analog front end (AFE), is demonstrated using two AFE7444 4-channel RF transceivers and a LMK04828-LMX2594 based clocking subsystem which can enable designs to scale to 16 or more channels. Each AFE channel consists of a 14-bit, 9-GSPS DAC and a 3-GSPS ADC that is (...)
document-generic 回路 document-generic ユーザー・ガイド document-generic 英語版をダウンロード

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
VQFN (RGT) 16 オプションの表示

購入と品質

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