DRA821U
Dual Arm Cortex-A72, quad Cortex-R5F, 4-port Ethernet switch, and a PCIe controller
DRA821U
プロセッサ・コア：
- デュアル 64 ビット ARM Cortex-A72 イクロプロセッサ・サブシステム、最大 2.0Ghz、24k DMIPS
- デュアル・コア Cortex-A72 クラスタごとに 1MB L2 共有キャッシュ
- A72 ごとに 32KB L1 D キャッシュと 48KB L1 I キャッシュ
- 4 つの ARM Cortex-R5F マイコン、最大 1.0GHz で動作、オプションのロックステップ動作、8K DMIPS
- 32K I キャッシュ、32K D キャッシュ、64K L2 TCM
- 分離マイコン・サブシステムに 2 つの ARM Cortex-R5F マイコン
- 汎用コンピューティング・パーティションに 2 つの ARM Cortex-R5F マイコン
メモリ・サブシステム：
- 1MB のオンチップ L3 RAM、ECC およびコヒーレンシ機能付き
- ECC エラー保護
- 共有コヒーレント・キャッシュ
- 内部 DMA エンジンをサポート
- ECC 付きの外部メモリ・インターフェイス (EMIF) モジュール
- LPDDR4 メモリ・タイプをサポート
- 最高 3200 MT/s の速度をサポート
- インライン ECC 付きで最高 12.8GB/s の 32 ビットおよび 16 ビット・データバス
- 汎用メモリ・コントローラ (GPMC)
- MAIN ドメインの 512KB のオンチップ SRAM、ECC 保護付き
仮想化：
- ARM Cortex-A72 のハイパーバイザ・サポート
- 独立した処理サブシステム、ARM Cortex-A72、ARM Cortex-R5F、分離セーフティ・マイコン・アイランド付き
- IO 仮想化のサポート
- 低レイテンシ広帯域幅ペリフェラル・トラフィック用のペリフェラル仮想化ユニット （PVU）
- メモリとペリフェラルの分離を目的としたマルチ領域ファイアウォールのサポート
- イーサネット、PCIe、DMAによる仮想化サポート
-
デバイスのセキュリティ
- セキュアなランタイム・サポートによるセキュア・ブート
- お客様がプログラム可能なルート・キー (RSA-4K または ECC-512 まで)
- 組み込みハードウェア・セキュリティ・モジュール
- 暗号化ハードウェア・アクセラレータ - ECC 付き PKA、AES、SHA、RNG、DES、3DES
機能安全：
- 機能安全性準拠製品向け
- 機能安全性アプリケーション向けに開発
- ISO 2626262/IEC 61508 機能安全システム設計を支援するための資料を入手可能、ASIL-D までを対象
- 決定論的対応能力、ASIL-D / SIL-3 までを対象
- ハードウェア整合性、MCU ドメイン向け ASIL-D/sil-3 までを対象
- ハードウェアの整合性、メイン・ドメイン向け ASIL-B/SIL-2 までを対象
- 安全性関連の認証
- ISO 26262 を計画
-
高速インターフェイス：
5 つのギガビット・イーサネット・ポート- 最大 4 つの外部ポートをサポートする統合型イーサネット TSN/AVB スイッチ：
- 1 つの 2.5Gb XFI または SGMII
- 最大 4 つの 1Gb SGMII
- 最大 8 つの RMII (10/100) または RGMII (10/100/1000)
- 1 つの 5Gb QSGMII
- ノン・ブロッキング・ワイヤ・レート・ストア・アンド・フォワード・スイッチ
- VLAN 間 （レイヤ 3） ルーティングのサポート
- IEEE 1588 による時間同期のサポート （Annex D、E、F）
- トラフィック・スケジューリングおよびシェーピング用の TSN/AVB サポート
- デバッグおよび診断用のポート・ミラーリング機能
- ポリシングおよびレート制限のサポート
- セーフティ・マイコン・アイランドに 1 つの RGMII/RMII ポート
- 最大 4 つの外部ポートをサポートする統合型イーサネット TSN/AVB スイッチ：
- 1 つの PCI-Express Gen3 コントローラ
- オートネゴシエーションを使用した Gen 1、Gen 2、Gen 3 の動作
- 4 レーン
- 1 つの USB 3.1 Gen1 デュアルロール・デバイス・サブシステム
- Type-C スイッチングをサポート
- 個別に USB ホスト、USB ペリフェラル、USB デュアルロール・デバイスとして構成可能
車載インターフェイス：
- 20 個の CAN-FD ポート
- 12 個の UART (Universal Asynchronous Receivers/Transmitter)
- 11 個のシリアル・ペリフェラル・インターフェイス (SPI)
- 1 つの 8 チャネル ADC
- 10 個の I2C™ (Inter-Integrated Circuit)
- 2 つの I3C (mproved Inter-Integrated Circuit)
オーディオ・インターフェイス：
- 3 つのマルチチャネル・オーディオ・シリアル・ポート (McASP) モジュール
フラッシュ・メモリ・インターフェイス：
- eMMC™ 5.1 (Embedded Multi-Media Card） インターフェイス
- 最大 HS400 の速度をサポート
- 1 つのSecure Digital 3.0/Secure Digital Input Output 3.0 （SD3.0/SDIO3.0） インターフェイス
- 1 つの Octal SPI / Xccela™ / HyperBus™ メモリ・コントローラ （HBMC） インターフェイス
- 16nm FinFET テクノロジ
- 17.2mm × 17.2mm、0.8mm ピッチ、IPC Class 3 PCB
Jacinto™ DRA821x プロセッサは、Armv8 64 ビット・アーキテクチャをベースとし、クラウド接続を使用するゲートウェイ・システム向けに最適化されています。システム・オン・チップ （SoC） 設計により、特にシステム・マイコン、機能安全とセキュリティ機能、高速通信用のイーサネット・スイッチなどの統合によって、システム・レベルのコストと複雑さを低減できます。統合型の診断機能と安全機能は、ASIL-D および SIL3 認証要件を対象としています。PCIe コントローラと TSN 対応のギガビット・イーサネット・スイッチにより、リアルタイム制御と低レイテンシ通信が可能になります。
最大 4 つの汎用 ARM Cortex-R5F サブシステムにより、ローレベルのタイミング重視の処理タスクを処理でき、ARM Cortex-A72 コアを高度なクラウド・ベースのアプリケーションに使用できます。
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技術資料
設計と開発
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| パッケージ | ピン数 | ダウンロード |
|---|---|---|
| FCBGA (ALM) | 433 | オプションの表示 |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL rating/ リフローピーク温度
- MTBF/FIT の推定値
- 原材料組成
- 認定試験結果
- 継続的な信頼性モニタ試験結果
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