+3.3V Programmable LVDS Transmitter 24-Bit Flat Panel Display (FPD) Link-65 MHz

トップ

製品の詳細

パラメータ

Function Transmitter Color depth (bpp) 24 Pixel clock min (MHz) 18 Pixel clock (Max) (MHz) 68 Input compatibility LVCMOS, LVTTL Output compatibility FPD-Link LVDS Features No Special Start-Up Sequence Required Between Clock/Data and /PD Pins, Input Clock Detection, Power-down mode, Supports VGA, SVGA, XGA, and Dual Pixel SXGA, PLL Requires No External Components Signal conditioning LVDS Output EMI reduction LVDS, SSC Compatible Diagnostics Total throughput (Mbps) 1800 Rating Catalog Operating temperature range (C) -10 to 70 open-in-new その他の ディスプレイ用 SerDes

パッケージ|ピン|サイズ

TSSOP (DGG) 56 113 mm² 14 x 8.1 open-in-new その他の ディスプレイ用 SerDes

特長

  • No special start-up sequence required between clock/data and /PD pins. Input signal (clock and data) can be applied either before or after the device is powered
  • Support Spread Spectrum Clocking up to 100kHz frequency modulation and deviations of ±2.5% center spread or -5% down spread
  • "Input Clock Detection" feature will pull all LVDS pairs to logic low when input clock is missing and when /PD pin is logic high
  • 18 to 68 MHz shift clock support
  • Best-in-Class Setup and Hold Times on TxINPUTs
  • Tx power consumption < 130 mW (typ) at 65MHz Grayscale
  • 40% Less Power Dissipation than BiCMOS Alternatives
  • Tx Power-down mode < 60μW (typ)
  • Supports VGA, SVGA, XGA and Dual Pixel SXGA.
  • Narrow bus reduces cable size and cost
  • Up to 1.8 Gbps throughput
  • Up to 227 Megabytes/sec bandwidth
  • 345 mV (typ) swing LVDS devices for low EMI
  • PLL requires no external components
  • Compatible with TIA/EIA-644 LVDS standard
  • Low profile 56-lead TSSOP package
  • Improved replacement for:
    • SN75LVDS83, DS90C383A

All trademarks are the property of their respective owners. TRI-STATE is a trademark of Texas Instruments. TRI-STATE is a trademark of Texas Instruments.

open-in-new その他の ディスプレイ用 SerDes

概要

The DS90C383B transmitter converts 28 bits of CMOS/TTL data into four LVDS (Low Voltage Differential Signaling) data streams. A phase-locked transmit clock is transmitted in parallel with the data streams over a fifth LVDS link. Every cycle of the transmit clock 28 bits of input data are sampled and transmitted. At a transmit clock frequency of 65 MHz, 24 bits of RGB data and 3 bits of LCD timing and control data (FPLINE, FPFRAME, DRDY) are transmitted at a rate of 455 Mbps per LVDS data channel. Using a 65 MHz clock, the data throughput is 227 Mbytes/sec. The DS90C383B transmitter can be programmed for Rising edge strobe or Falling edge strobe through a dedicated pin. A Rising edge or Falling edge strobe transmitter will interoperate with a Falling edge strobe Receiver (DS90CF386) without any translation logic.

This chipset is an ideal means to solve EMI and cable size problems associated with wide, high speed TTL interfaces.

open-in-new その他の ディスプレイ用 SerDes
ダウンロード

技術資料

= 主要な資料
結果が見つかりませんでした。検索条件をクリアして、もう一度検索を行ってください。 すべて表示 9
種類 タイトル 英語版のダウンロード 日付
* データシート DS90C383B 3.3V Prog LVDS Trans 24-Bit FPD Link-65 MHz データシート 2013年 4月 17日
アプリケーション・ノート How to Reduce EMI in LVDS SerDes Designs 2018年 11月 9日
アプリケーション・ノート LVDS Display Interface (LDI) TFT Data Mapping for Interoperability w/FPD-Link 2018年 6月 29日
アプリケーション・ノート AN-1032 An Introduction to FPD-Link 2017年 8月 8日
アプリケーション・ノート How to Calculate and Improve Receiver Skew Margin for Channel Link I Devices 2016年 1月 13日
アプリケーション・ノート Application Note 1032 An Introduction to FPD-Link (jp) 2009年 4月 3日
アプリケーション・ノート TFT Data Mapping for Dual Pixel LDI Application - Alternate A - Color Map 2004年 5月 15日
アプリケーション・ノート Application Note 1056 STN Application Using FPD-Link (jp) 英語版をダウンロード 2004年 5月 14日
アプリケーション・ノート 1085 FPD-Link PCB and Interconnect Design-In Guidelines (jp) 英語版をダウンロード 2004年 5月 14日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

設計ツールとシミュレーション

シミュレーション・ツール ダウンロード

リファレンス・デザイン

リファレンス・デザイン ダウンロード
自動試験装置向け、FPGA 使用とデータ・スループットを最適化するリファレンス・デザイン
TIDA-01051 — TIDA-01051 リファレンス・デザインは、自動試験機器(ATE)などの非常にチャネル数の多いデータ・アクイジション(DAQ)システムのチャネル密度、統合、消費電力、クロック・ディストリビューション、シグナル・チェーン性能を最適化します。TI の DS90C383B などのシリアライザを使用して、多くの同時サンプリング ADC の出力を複数の LVDS ラインに組み合わせることにより、ホスト FPGA が処理する必要のあるピン数を大幅に低減できます。  その結果、単一 FPGA による非常に多くの DAQ チャネル処理が可能になり、ボード配線の複雑さを大幅に軽減できます。
document-generic 回路 document-generic ユーザー・ガイド document-generic 英語版をダウンロード

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
TSSOP (DGG) 56 オプションの表示

購入と品質

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください

TI 製品の品質、パッケージ、ご注文に関する質問は、TI サポートのページをご覧ください。

トレーニング・シリーズ

TI のトレーニングとビデオをすべて表示