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製品の詳細

パラメータ

Function Single-ended Additive RMS jitter (Typ) (fs) 40 Output frequency (Max) (MHz) 350 Number of outputs 4 VCC out (V) 3.3, 2.5, 1.8, 1.5 VCC core (V) 3.3 Output skew (ps) 35 Features Pin control Operating temperature range (C) -40 to 85 Rating Catalog Output type LVCMOS, LVTTL Input type HCSL, LVCMOS, LVDS, LVPECL, LVTTL open-in-new その他の クロック・バッファ

パッケージ|ピン|サイズ

TSSOP (PW) 16 22 mm² 5 x 4.4 open-in-new その他の クロック・バッファ

特長

  • Four LVCMOS/LVTTL Outputs with 7 Ω Output
    Impedance
    • Additive Jitter: 0.04 ps RMS (typ) @ 125 MHz
    • Noise Floor: –166 dBc/Hz (typ) @ 125 MHz
    • Output Frequency: 350 MHz (max)
    • Output Skew: 35 ps (max)
    • Part-to-Part Skew: 700 ps (max)
  • Two Selectable Inputs
    • CLK, nCLK Pair Accepts LVPECL, LVDS,
      HCSL, SSTL, LVHSTL, or LVCMOS/LVTTL
    • LVCMOS_CLK Accepts LVCMOS/LVTTL
  • Synchronous Clock Enable
  • Core/Output Power Supplies:
    • 3.3 V/3.3 V
    • 3.3 V/2.5 V
    • 3.3 V/1.8 V
    • 3.3 V/1.5 V
  • Package: 16-Lead TSSOP
  • Industrial Temperature Range: –40ºC to +85ºC
open-in-new その他の クロック・バッファ

概要

The LMK00804B is a low skew, high performance clock fanout buffer which can distribute up to four LVCMOS/LVTTL outputs (3.3-V, 2.5-V, 1.8-V, or 1.5-V levels) from one of two selectable inputs, which can accept differential or single-ended inputs. The clock enable input is synchronized internally to eliminate runt or glitch pulses on the outputs when the clock enable terminal is asserted or de-asserted. The outputs are held in logic low state when the clock is disabled. A separate output enable terminal controls whether the outputs are active state or high-impedance state. The low additive jitter and phase noise floor, and guaranteed output and part-to-part skew characteristics make the LMK00804B ideal for applications demanding high performance and repeatability.

See also Device Comparison Table for descriptions of CDCLVC1310 and LMK00725 parts.

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技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート LMK00804B Low Skew, 1-to-4 Multiplexed Differential/LVCMOS-to-LVCMOS/TTL Fanout Buffer データシート 2014年 7月 7日
ユーザー・ガイド LMK00804BEVM User’s Guide 2014年 6月 27日

設計と開発

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ハードウェア開発

評価基板 ダウンロード
document-generic ユーザー・ガイド
$299.00
概要
The LMK00804B-Q1 is a low skew, high performance clock fan-out buffer, which distributes up to four LVCMOS/LVTTL outputs (3.3-V, 2.5-V, 1.8-V, or 1.5-V levels).  The clocks are derived from one of two selectable inputs, which can accept differential or single-ended input signals. The (...)
特長
  • Easy to use evaluation board to fan-out up to four LVCMOS clocks with low phase noise/jitter
  • Accepts differential or single-ended/LVCMOS input clock
  • Device control pins configurable through jumpers
  • Board power at 3.3-V for VDD and VDDO (single supply), or 2.5-V/1.8-V/1.5-V for VDDO (dual supply)
評価基板 ダウンロード
document-generic ユーザー・ガイド
$149.00
概要

The LMK00804B is a low skew, high performance clock fanout buffer, which distributes up to four LVCMOS/LVTTL outputs (3.3V, 2.5V, 1.8V, or 1.5V levels).  The clocks are derived from one of two selectable inputs, which can accept differential or single-ended input signals. This evaluation module (...)

特長
  1. Easy to use evaluation board to fan-out up to 4 LVCMOS clocks with low phase noise/jitter
  2. Accepts differential or single-ended/LVCMOS input clock
  3. Device control pins configurable through jumpers
  4. Board power at 3.3-V for VDD and VDDO (single supply), or 2.5-/1.8-/1.5-V for VDDO (dual supply)
評価基板 ダウンロード
MMWCAS-RF-EVM
MMWCAS-RF-EVM
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$1,099.00
概要

MMWCAS-RF 評価基板 (EVM) は、AWR1243 または AWR2243 デバイスの 4 つのデバイスのカスケード接続アレイを実装する場合に役立つ、TI のセンシング・ソリューションです。このカスケード接続レーダー構成で、単一のマスター・デバイスは 20GHz の局部発振器 (LO) 信号を 4 つのデバイスすべてに分配し、これら 4 つのデバイスが単一の RF トランシーバとして動作できるようにしています。この方法で、最大 12 個の送信 (TX) アンテナ素子と 16 個の受信 (RX) アンテナ素子をサポートできます。TX ビーム・フォーミング、ビーム・ストリーミング、および MIMO/SIMO (複数入力、複数出力 / 単一入力、複数出力) の各使用事例で、アンテナ素子の数が多くなるほど、単一デバイス・システムに比べて高い S/N 比 (SNR、信号対雑音比) と優れた角度分解能を実現できます。

標準のミリ波ツールやソフトウェアは MMWCAS-RF-EVM をサポートしており、MMWAVE-STUDIO やミリ波デバイス・ファームウェア・パッケージ (MMWAVE-DFP) がこれに該当します。

MMWCAS-RF-EVM は、ミリ波カスケード接続画像処理レーダー DSP 評価キット (MMWCAS-DSP-EVM) (別売り) と組み合わせることができます。MMWCAS-DSP-EVM は、レーダー・データのキャプチャ機能と蓄積機能を実現します。

この基板を使用する新規設計の場合、AWR2243 のパーツ XA2243PBGABL のみを使用してください。

特長
  • 画像処理レーダー
  • いっそうの長距離に対応する TX ビーム・フォーミングとビーム・ステアリング
  • 角度分解能の優れた MIMO

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SNAM166A.ZIP (55 KB) - IBIS Model

リファレンス・デザイン

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DAQ / ワイヤレス・センサ IoT システム向け、低消費電力、低ノイズ 24 ビット・アナログ・フロント・エンドのリファレンス・デザイン
TIDA-01013 — データ・アクイジション・システム(DAQ)、現場用計測機器、IoT(モノのインターネット)、自動試験機器などの多数のアプリケーションにおいて、低消費電力、低ノイズのアナログ・フロントエンド(AFE)の必要性が重要になっています。多くの場合、TI の 24 ビット・デルタ・シグマ ADC である ADS127L01 などの高分解能、高 SNR、低消費電力の ADC を使用し、低消費電力、低ノイズの AFE によりサポートする際に必要性が特に高まります。新ソリューションはデータ・アクイジション、ワイヤレス・メーター、現場用計測システムで多数のチャネルの統合を可能にします。同時に、消費電力に制約のある多数の IoT アプリケーションに優れたサポートと性能を提供します。TIDA-01013 リファレンス・デザインは、消費電力に制約のあるアプリケーション向けの包括的な低消費電力、低ノイズ AFE / ADC ソリューションを実現します。
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高性能 DAQ システムの EMI 効果排除向けマルチレール電源のリファレンス・デザイン
TIDA-01054 — TIDA-01054 リファレンス・デザインは LM53635 降圧コンバータを使用し、16 ビット超のデータ・アクイジション(DAQ)システムに EMI がもたらす性能低下の影響を排除します。降圧コンバータにより、基板面積を節減するとともに EMI によるノイズ劣化を招かずに、電源ソリューションをシグナルパスに近接配置できます。このリファレンス・デザインにより、20 ビットの1MSPS 逐次比較型(SAR)ADC を使用する場合に、100.13dB のシステム SNR 性能を実現できます。これは、外部電源を使用する場合の 100.14dB という SNR 性能に匹敵する値です。
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高性能 DAQ システム向け ADC リファレンス電圧バッファ最適化のリファレンス・デザイン
TIDA-01055 — TIDA-01055 は高性能 DAQ システムのリファレンス・デザインで、TI の高速オペアンプ OPA837 の使用により ADC リファレンス・バッファを最適化し、SNR 特性の改善と消費電力の低減を実現します。複合バッファ構成で使用され、従来のオペアンプに比べ消費電力を 22% 改善します。バッファ内蔵リファレンス電圧源は多くの場合、チャネル数の多いシステムでの最適性能の実現に必要な駆動能力が不足しています。  このリファレンス・デザインは複数の ADC を駆動可能なほか、18 ビット 2MSPS 逐次比較型(SAR)ADC を使用して、15.77 ビットのシステム ENOB(実効ビット数)を実現します。
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10Vpp の真の差動入力に対応し、信号ダイナミック・レンジを最大化する最大 20 ビットの ADC のリファレンス・デザイン
TIDA-01057 — This reference design is designed for high performance data acquisition(DAQ) systems to improve the dynamic range of 20 bit differential input ADCs. Many DAQ systems require the measurement capability at a wide FSR (Full Scale Range) in order to obtain sufficient signal dynamic range. Many earlier (...)
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電源効率の最適化と EMI の最小化を実現する 20 ビット、1MSPS DAQ(データ・アクイジション)のリファレンス・デザイン
TIDA-01056 — This reference design for high performance data acquisition (DAQ) systems optimizes power stage in order to reduce power consumption and minimize the effect of EMI from switching regulator by using LMS3635-Q1 buck converter.  This reference designs yields 7.2% efficiency improvement at most (...)
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自動試験装置向け、FPGA 使用とデータ・スループットを最適化するリファレンス・デザイン
TIDA-01051 — TIDA-01051 リファレンス・デザインは、自動試験機器(ATE)などの非常にチャネル数の多いデータ・アクイジション(DAQ)システムのチャネル密度、統合、消費電力、クロック・ディストリビューション、シグナル・チェーン性能を最適化します。TI の DS90C383B などのシリアライザを使用して、多くの同時サンプリング ADC の出力を複数の LVDS ラインに組み合わせることにより、ホスト FPGA が処理する必要のあるピン数を大幅に低減できます。  その結果、単一 FPGA による非常に多くの DAQ チャネル処理が可能になり、ボード配線の複雑さを大幅に軽減できます。
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18 ビット SAR(逐次比較型)データ・コンバータ向けに最適化されたアナログ・フロント・エンド DAQ(データ・アクイジション)システムのリファレンス・デザイン
TIDA-01050 — TIDA-01050 リファレンス・デザインは自動試験機器に付随する、統合、消費電力、性能、クロッキングの課題を改善します。いかなる ATE(自動試験機器)にも使用できますが、多数の入力チャネルを必要とするシステムに特に最適です。
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負電源を使用してフルスケール THD を改善する ADC ドライバのリファレンス・デザイン
TIDA-01052 — TIDA-01052 リファレンス・デザインは、アナログ・フロント・エンド・ドライバ・アンプでグランドの代わりに負の電圧レールを使用する際に見られるシステム性能の向上を実現します。このコンセプトはすべてのアナログ・フロント・エンドに該当しますが、ここでは特に自動試験機器を対象としています。
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CAD/CAE シンボル

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購入と品質

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

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トレーニング・シリーズ

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