Three input low-noise clock jitter cleaner with dual loop PLLs
製品の詳細
パラメータ
パッケージ|ピン|サイズ
特長
- Ultralow RMS Jitter Performance
- 100-fs RMS Jitter (12 kHz to 20 MHz)
- 123-fs RMS Jitter (100 Hz to 20 MHz)
- Dual-Loop PLLATINUM™ PLL Architecture
- PLL1
- Integrated Low-Noise Crystal Oscillator
Circuit - Holdover Mode When Input Clocks are Lost
- Automatic or Manual Triggering and
Recovery
- Automatic or Manual Triggering and
- Integrated Low-Noise Crystal Oscillator
- PLL2
- Normalized 1-Hz PLL Noise Floor of
–227 dBc/Hz - Phase Detector Rate Up to 155 MHz
- OSCin Frequency-Doubler
- Integrated Low-Noise VCO
- VCO Frequency Ranges From 2370 MHz
to 2600 MHz
- Normalized 1-Hz PLL Noise Floor of
- PLL1
- Three Redundant Input Clocks With LOS
- Automatic and Manual Switch-Over Modes
- 50% Duty Cycle Output Divides, 1 to 1045 (Even
and Odd) - LVPECL, LVDS, or LVCMOS Programmable
Outputs - Precision Digital Delay, Fixed or Dynamically-
Adjustable - 25-ps Step Analog Delay Control, Up to 575 ps
- 1/2 Clock Distribution Period Step Digital Delay,
up to 522 Steps - 13 Differential Outputs; up to 26 Single-Ended
- Up to 5 VCXO and Crystal-Buffered Outputs
- Clock Rates of Up to 2600 MHz
- 0-Delay Mode
- Three Default Clock Outputs at Power Up
- Multi-Mode: Dual PLL, Single PLL, and Clock
Distribution - Industrial Temperature Range: –40°C to +85°C
- 3.15-V to 3.45-V Operation
- Package: 64-Pin WQFN (9.0 × 9.0 × 0.8 mm)
概要
The LMK04816 device is the industrys highest performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual-loop PLLATINUM architecture enables 111-fs RMS jitter (12 kHz to 20 MHz) using a low-noise VCXO module or sub-200-fs RMS jitter (12 kHz to 20 MHz) using a low-cost external crystal and varactor diode.
The dual-loop architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides a low-noise jitter cleaner function while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or the integrated crystal oscillator with an external tunable crystal and varactor diode. When used with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the tunable crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or tunable crystal used in PLL1.
技術資料
種類 | タイトル | 英語版のダウンロード | 日付 | |
---|---|---|---|---|
* | データシート | LMK04816 Three Input Low-Noise Clock Jitter Cleaner With Dual Loop PLLs データシート (Rev. C) | 2016年 1月 14日 | |
セレクション・ガイド | TI Components for Aerospace and Defense Guide (Rev. E) | 2017年 3月 22日 | ||
その他の技術資料 | クロック&タイミング・ソリューション (Rev. A 翻訳版) | 2013年 12月 11日 | ||
アプリケーション・ノート | AN-1939 Crystal Based Oscillator Design with the LMK04000 Family (Rev. A) | 2013年 4月 26日 | ||
ユーザー・ガイド | LMK04816 Low-Noise Clock Jitter Cleaner with Dual Loop PLLs | 2012年 7月 2日 | ||
ユーザー・ガイド | TSW3085 ACPR and EVM Measurements | 2011年 12月 29日 | ||
ユーザー・ガイド | Clock Conditioner Owner's Manual | 2006年 11月 10日 |
設計と開発
追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。ハードウェア開発
概要
The LMK04816 is the industry's highest performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual loop PLLatinum™ architecture enables 111 fs rms jitter (12 kHz to 20 MHz) using a low (...)
特長
- Multi-mode: Dual PLL, single PLL, and clock distribution
- Dual Loop PLLatinum PLL Architecture
- PLL1
- Holdover mode when input clocks are lost
- Automatic or manual triggering/recovery
- PLL2
- Integrated Low-Noise VCO
- 3 redundant input clocks with LOS
- Automatic and manual switch-over modes
- 50% duty cycle output (...)
ソフトウェア開発
特長
- Program EVMs through the USB2ANY Interface Adaptor or onboard USB interface.
- Export programming configurations for use in end application.
Which software do I use?
Product | Loop (...) |
設計ツールとシミュレーション
設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを活用して、複雑なミックスド・シグナル設計のシミュレーションを実施することができます。完成度の高い最終機器を設計し、レイアウトの確定や製造開始より前に、ソリューションのプロトタイプを製作することができます。この結果、市場投入期間の短縮と開発コストの削減を実現できます。
設計とシミュレーション向けのツールである PSpice for TI の環境内で、各種 TI デバイスの検索、製品ラインアップの参照、テスト・ベンチの起動、設計のシミュレーションを実施し、選定したデバイスをさらに分析することができます。また、複数の TI デバイスを組み合わせてシミュレーションを実行することもできます。
事前ロード済みの複数のモデルで構成されたライブラリ全体に加えて、PSpice for TI ツール内で各種 TI デバイスの最新の技術関連資料に簡単にアクセスすることもできます。開発中のアプリケーションに適したデバイスを選定できたことを確認した後、TI 製品の購入ページにアクセスして、その製品を購入することができます。
PSpice for TI を使用すると、回路の検討から設計の開発や検証まで、作業の進展に合わせて設計サイクルの各段階で、シミュレーションのニーズに適した各種ツールにアクセスできます。コスト不要で入手でき、開発を容易に開始できます。設計とシミュレーションに適した PSpice スイートをダウンロードして、今すぐ設計を開始してください。
開発の開始
- PSpice for TI シミュレータへのアクセスの申請
- ダウンロードとインストール
- シミュレーション方法説明ビデオのご視聴
特長
- Cadence の PSpice テクノロジーを活用
- デジタル・モデル・スイートが付属する事前インストール済みのライブラリを活用して、ワーストケース・タイミング分析を実現可能
- 動的更新により、最新のデバイス・モデルに確実にアクセス可能
- 精度の低下を招かずに、シミュレーション速度を重視して最適化済み
- 複数製品の同時分析をサポート
- OrCAD Capture フレームワークを土台とし、業界で最も幅広く使用されている回路図のキャプチャとシミュレーションの環境へのアクセスを実現
- オフライン作業が可能
- 以下の点を含め、多様な動作条件とデバイス公差にまたがって設計を検証
- 自動的な測定と後処理
- モンテカルロ分析法
- ワーストケース分析
- 熱解析
CAD/CAE シンボル
パッケージ | ピン数 | ダウンロード |
---|---|---|
WQFN (NKD) | 64 | オプションの表示 |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL rating/ リフローピーク温度
- MTBF/FIT の推定値
- 原材料組成
- 認定試験結果
- 継続的な信頼性モニタ試験結果
おすすめの製品には、この TI 製品に関連するパラメータ、評価モジュール、またはリファレンス・デザインが含まれている場合があります。