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製品の詳細

パラメータ

Function Dual-loop PLL Number of outputs 12 Number of Inputs 3 RMS jitter 0.1 Output frequency (Min) (MHz) 0.22 Output frequency (Max) (MHz) 2600 Input type LVCMOS, LVDS, LVPECL Output type LVCMOS, LVDS, LVPECL Supply voltage (Min) (V) 3.15 Supply voltage (Max) (V) 3.45 Features 0 Delay Operating temperature range (C) -40 to 85 open-in-new その他の クロック・ジッタ・クリーナとシンクロナイザ

パッケージ|ピン|サイズ

WQFN (NKD) 64 81 mm² 9 x 9 open-in-new その他の クロック・ジッタ・クリーナとシンクロナイザ

特長

  • Ultralow RMS Jitter Performance
    • 100-fs RMS Jitter (12 kHz to 20 MHz)
    • 123-fs RMS Jitter (100 Hz to 20 MHz)
  • Dual-Loop PLLATINUM™ PLL Architecture
    • PLL1
      • Integrated Low-Noise Crystal Oscillator
        Circuit
      • Holdover Mode When Input Clocks are Lost
        • Automatic or Manual Triggering and
          Recovery
    • PLL2
      • Normalized 1-Hz PLL Noise Floor of
        –227 dBc/Hz
      • Phase Detector Rate Up to 155 MHz
      • OSCin Frequency-Doubler
      • Integrated Low-Noise VCO
      • VCO Frequency Ranges From 2370 MHz
        to 2600 MHz
  • Three Redundant Input Clocks With LOS
    • Automatic and Manual Switch-Over Modes
  • 50% Duty Cycle Output Divides, 1 to 1045 (Even
    and Odd)
  • LVPECL, LVDS, or LVCMOS Programmable
    Outputs
  • Precision Digital Delay, Fixed or Dynamically-
    Adjustable
  • 25-ps Step Analog Delay Control, Up to 575 ps
  • 1/2 Clock Distribution Period Step Digital Delay,
    up to 522 Steps
  • 13 Differential Outputs; up to 26 Single-Ended
    • Up to 5 VCXO and Crystal-Buffered Outputs
  • Clock Rates of Up to 2600 MHz
  • 0-Delay Mode
  • Three Default Clock Outputs at Power Up
  • Multi-Mode: Dual PLL, Single PLL, and Clock
    Distribution
  • Industrial Temperature Range: –40°C to +85°C
  • 3.15-V to 3.45-V Operation
  • Package: 64-Pin WQFN (9.0 × 9.0 × 0.8 mm)
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概要

The LMK04816 device is the industry’s highest performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual-loop PLLATINUM architecture enables 111-fs RMS jitter (12 kHz to 20 MHz) using a low-noise VCXO module or sub-200-fs RMS jitter (12 kHz to 20 MHz) using a low-cost external crystal and varactor diode.

The dual-loop architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides a low-noise jitter cleaner function while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or the integrated crystal oscillator with an external tunable crystal and varactor diode. When used with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the tunable crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or tunable crystal used in PLL1.

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技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート LMK04816 Three Input Low-Noise Clock Jitter Cleaner With Dual Loop PLLs データシート 2016年 1月 14日
技術記事 Solving synchronization challenges in Industrial Ethernet 2019年 7月 19日
セレクション・ガイド TI Components for Aerospace and Defense Guide 2017年 3月 22日
その他の技術資料 クロック&タイミング・ソリューション (Rev. A 翻訳版) 2013年 12月 11日
アプリケーション・ノート AN-1939 Crystal Based Oscillator Design with the LMK04000 Family 2013年 4月 26日
ユーザー・ガイド LMK04816 Low-Noise Clock Jitter Cleaner with Dual Loop PLLs 2012年 7月 2日
ユーザー・ガイド TSW3085 ACPR and EVM Measurements 2011年 12月 29日
ユーザー・ガイド Clock Conditioner Owner's Manual 2006年 11月 10日

設計と開発

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ハードウェア開発

評価基板 ダウンロード
document-generic ユーザー・ガイド
299
概要

The LMK04816 is the industry's highest performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual loop PLLatinum™ architecture enables 111 fs rms jitter (12 kHz to 20 MHz) using a low (...)

特長
  • Multi-mode: Dual PLL, single PLL, and clock distribution
  • Dual Loop PLLatinum PLL Architecture
    • PLL1
      • Holdover mode when input clocks are lost
        • Automatic or manual triggering/recovery
    • PLL2
      • Integrated Low-Noise VCO
  • 3 redundant input clocks with LOS
    • Automatic and manual switch-over modes
  • 50% duty cycle output (...)

ソフトウェア開発

アプリケーション・ソフトウェアとフレームワーク ダウンロード
クロック設計ツール - ループ・フィルタおよびデバイス構成+シミュレーション
CLOCKDESIGNTOOL The Clock Design Tool software helps with part selection, loop filter design and simulation of timing device solutions. When you enter desired output frequencies and a reference frequency (optional), the tool provides TI devices to meet the specified requirements, divider values and a recommended (...)
アプリケーション・ソフトウェアとフレームワーク ダウンロード
テキサス・インスツルメンツのクロックおよびシンセサイザ(TICS)プロ・ソフトウェア
TICSPRO-SW The TICS Pro software is used to program the evaluation modules (EVMs) for device numbers with these prefixes: CDC, LMK and LMX. These devices include PLLs and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.
特長
  • Program EVMs through the USB2ANY Interface Adaptor or onboard USB interface.
  • Export programming configurations for use in end application.
IDE (統合開発環境)、構成機能、コンパイラ、デバッガ ダウンロード
CodeLoader デバイス・レジスタ・プログラミング
CODELOADER The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.


Which software do I use?

Product

Loop (...)

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SNAM103C.ZIP (120 KB) - IBIS Model
シミュレーション・ツール ダウンロード
PSpice® for TI design and simulation tool
PSPICE-FOR-TI PSpice® for TI は、各種アナログの機能評価に役立つ、設計とシミュレーション向けのツールです。  さまざまな機能を持ち、設計とシミュレーションに適したこのツールは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償でご使用いただけます。アナログや電源に関する TI の製品ラインアップを対象に、業界でも有数の大規模な PSpice モデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。 

はじめに

  • PSpice for TI ツールへのアクセスの申請
  • ツールのダウンロードとインストール
  • シミュレーション方法説明ビデオのご視聴

PSpice for TI ツールを使用すると、内蔵のモデル・ライブラリを使用して、複雑な設計のシミュレーションを実施することができます。完成度の高い最終機器を設計し、レイアウトの確定や製造開始より前に、ソリューションのプロトタイプを製作することができます。この結果、市場投入期間の短縮と開発コストの削減を実現できます。 

設計とシミュレーション向けのツールである PSpice for TI の環境内で、各種 TI デバイスの検索、製品ラインアップの参照、テスト・ベンチの起動、設計のシミュレーションを実施し、選定したデバイスをさらに分析することができます。また、複数の TI デバイスを組み合わせてシミュレーションを実行することもできます。

事前ロード済みの PSpice モデルで構成されたライブラリ全体に加えて、ツール内で各種 TI 製品情報に簡単にアクセスすることもできます。開発中のアプリケーションに適したデバイスを選定できたことを確認した後、TI 製品の購入ページにアクセスして、その製品を購入することができます。

PSpice for TI を使用すると、回路の検討から設計の開発や検証まで、作業の進展に合わせて設計サイクルの各段階で、シミュレーションのニーズに適した各種ツールにアクセスできます。  コスト不要で入手でき、開発を容易に開始できます。設計とシミュレーションに適した PSpice スイートをダウンロードして、今すぐ設計を開始してください。
特長
  • 電源とシグナル・チェーンに関する TI の製品ラインアップを網羅する、各種 PSpice モデルで構成された事前インストール済みライブラリ
  • 動的更新により、最新のデバイス・モデルに確実にアクセス可能
  • 精度の低下を招かずに、シミュレーション速度を重視して最適化済み
  • 複数製品の同時分析をサポート
  • Cadence の PSpice テクノロジーを活用
  • OrCAD Capture フレームワークを土台とし、業界で最も幅広く使用されている回路図のキャプチャとシミュレーションの環境へのアクセスを実現
  • オフライン作業に対応し、柔軟性のあるスタンドアロン・ツール

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
WQFN (NKD) 64 オプションの表示

購入と品質

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

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