156.250-MHz, ±50 ppm, ultra-low jitter, integrated EEPROM, fully programmable oscillator
製品の詳細
パラメータ
パッケージ｜ピン｜サイズ
特長
- Ultra-Low Noise, High Performance
- Jitter: 90 fs RMS Typical fOUT > 100 MHz
- PSRR: –70 dBc, Robust Supply Noise Immunity
- Flexible Output Format; User Selectable
- LVPECL up to 1 GHz
- LVDS up to 900 MHz
- HCSL up to 400 MHz
- Total Frequency Tolerance of ±50 ppm
- System Level Features
- Frequency Margining: Fine and Coarse
- Internal EEPROM: User Configurable Default Settings
- Other Features
- Device Control: I2C
- 3.3-V Operating Voltage
- Industrial Temperature Range (–40ºC to +85ºC)
- 7-mm × 5-mm 8-Pin Package
- Create a Custom Design Using the LMK61E2 With the WEBENCH® Power Designer
概要
The LMK61E2 device is an ultra-low jitter PLLatinum programmable oscillator with a fractional-N frequency synthesizer with integrated VCO that generates commonly used reference clocks. The outputs can be configured as LVPECL, LVDS, or HCSL.
The device features self start-up from on-chip EEPROM that is factory programmed to generate 156.25-MHz LVPECL output. The device registers and EEPROM settings are fully programmable in-system through I2C serial interface. Internal power conditioning provide excellent power supply ripple rejection (PSRR), reducing the cost and complexity of the power delivery network. The device operates from a single 3.3-V ± 5% supply.
The device provides fine and coarse frequency margining options through I2C serial interface to support system design verification tests (DVT), such as standard compliance and system timing margin testing.
技術資料
| 種類 | タイトル | 英語版のダウンロード | 日付 | |
|---|---|---|---|---|
| * | データシート | LMK61E2 Ultra-Low Jitter Programmable Oscillator With Internal EEPROM データシート (Rev. B) | 2017年 2月 3日 | |
| 技術記事 | Clock tree fundamentals: finding the right clocking devices for your design | 2021年 3月 24日 | ||
| アプリケーション・ノート | Clocking for Medical Ultrasound Systems (Rev. A) | 2020年 9月 30日 | ||
| 技術記事 | Step-by-step considerations for designing wide-bandwidth multichannel systems | 2019年 6月 4日 | ||
| 技術記事 | Preparing for 5G applications: sync your multichannel JESD204B data acquisition systems up to 15 GHz | 2017年 8月 28日 | ||
| ユーザー・ガイド | LMK61E2EVM, LMK61E0MEVM User's Guide (Rev. B) | 2017年 8月 10日 | ||
| アプリケーション・ノート | Vibration and Shock Sensitivity: A Comparative Study of Oscillators | 2017年 1月 11日 | ||
| 技術記事 | Complete clock-tree solutions that make a hardware designer’s life easier | 2016年 3月 10日 | ||
| アプリケーション・ノート | Time Domain Jitter Measurement Consideration for Low-Noise Oscillators | 2015年 10月 5日 | ||
| アプリケーション・ノート | Frequency Margining Using TI's High Performance Programmable Oscillators | 2015年 10月 2日 |
設計と開発
追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。ハードウェア開発
概要
The LMK05028EVM is an evaluation module for the LMK05028 Network Clock Generator and Synchronizer. The EVM can be used for device evaluation, compliance testing, and system prototyping.
The LMK05028 integrates two Digital PLLs (DPLLs) with programmable bandwidth for input wander and jitter (...)
特長
- Dual DPLLs with programmable bandwidths and Analog PLLs for frequency translation
- 4 clock inputs supporting hitless switching and holdover
- 8 differential or 16 LVCMOS output clocks or combination of both
- On-chip EEPROM for custom start-up clock clocks
- Flexible oscillator options: onboard XOs, TCXO, or (...)
概要
The EVM can be used as a flexible, synchronous clock source for rapid evaluation, compliance testing, and system prototyping. SMA ports provide access to the LMK05318 clock inputs and outputs for (...)
特長
- One Digital PLL (DPLL) with programmable bandwidths and Two Fractional Analog PLLs (APLLs) for Flexible Clock Generation
- Two reference inputs to the DPLL supporting hitless switching & holdover
- Eight output clocks with 50-fs RMS phase jitter (12 kHz to 20 MHz)
- On-chip EEPROM for custom start-up clock (...)
概要
The LMK61E2EVM evaluation modules provides a complete platform to evaluate the 90-fs RMS jitter performance and configurability of the Texas Instruments LMK61E2 Ultra-Low Jitter Programmable Differential Oscillator with integrated EEPROM and frequency margining capabilities.
The LMK61E2EVM can be (...)
特長
- Ultra low jitter differential clock generation
- Powered over USB or externally (SMA connector)
- Onboard USB to I2C interface
- Coarse and Fine Frequency margining
- GUI platform for full access to LMK03328 registers and EEPROM
ソフトウェア開発
設計ツールとシミュレーション
設計とシミュレーション向けの環境である PSpice for TI を使用すると、内蔵のライブラリを活用して、複雑なミックスド・シグナル設計のシミュレーションを実施することができます。完成度の高い最終機器を設計し、レイアウトの確定や製造開始より前に、ソリューションのプロトタイプを製作することができます。この結果、市場投入期間の短縮と開発コストの削減を実現できます。
設計とシミュレーション向けのツールである PSpice for TI の環境内で、各種 TI デバイスの検索、製品ラインアップの参照、テスト・ベンチの起動、設計のシミュレーションを実施し、選定したデバイスをさらに分析することができます。また、複数の TI デバイスを組み合わせてシミュレーションを実行することもできます。
事前ロード済みの複数のモデルで構成されたライブラリ全体に加えて、PSpice for TI ツール内で各種 TI デバイスの最新の技術関連資料に簡単にアクセスすることもできます。開発中のアプリケーションに適したデバイスを選定できたことを確認した後、TI 製品の購入ページにアクセスして、その製品を購入することができます。
PSpice for TI を使用すると、回路の検討から設計の開発や検証まで、作業の進展に合わせて設計サイクルの各段階で、シミュレーションのニーズに適した各種ツールにアクセスできます。コスト不要で入手でき、開発を容易に開始できます。設計とシミュレーションに適した PSpice スイートをダウンロードして、今すぐ設計を開始してください。
開発の開始
- PSpice for TI シミュレータへのアクセスの申請
- ダウンロードとインストール
- シミュレーション方法説明ビデオのご視聴
特長
- Cadence の PSpice テクノロジーを活用
- デジタル・モデル・スイートが付属する事前インストール済みのライブラリを活用して、ワーストケース・タイミング分析を実現可能
- 動的更新により、最新のデバイス・モデルに確実にアクセス可能
- 精度の低下を招かずに、シミュレーション速度を重視して最適化済み
- 複数製品の同時分析をサポート
- OrCAD Capture フレームワークを土台とし、業界で最も幅広く使用されている回路図のキャプチャとシミュレーションの環境へのアクセスを実現
- オフライン作業が可能
- 以下の点を含め、多様な動作条件とデバイス公差にまたがって設計を検証
- 自動的な測定と後処理
- モンテカルロ分析法
- ワーストケース分析
- 熱解析
特長
- 入力周波数、出力周波数、クロックの形式、クロックの数など、お客様固有の設計要件を受け入れ
- ノイズ・フロアや位相決定の要件など、多様で高度な仕様を考慮に入れて、複数のクロック・ツリーを生成
- 明確で直観的なブロック図を提示
- 各製品とシステムに関する主な性能指標 (面積、価格、ジッタ、電力) を推定
- 今後参照できるように、データシート、トレーニング資料、ソフトウェア・ツールなどへのクイック・リンクを含めた設計レポートを生成
リファレンス・デザイン
CAD/CAE シンボル
| パッケージ | ピン数 | ダウンロード |
|---|---|---|
| QFM (SIA) | 8 | オプションの表示 |
購入と品質
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL rating/ リフローピーク温度
- MTBF/FIT の推定値
- 原材料組成
- 認定試験結果
- 継続的な信頼性モニタ試験結果
おすすめの製品には、この TI 製品に関連するパラメータ、評価モジュール、またはリファレンス・デザインが含まれている場合があります。