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LMK61E2

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プログラマブル、25ppm、156.25 LVPECL のスタート・アップ

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プログラマブル、25ppm、156.25 LVPECL のスタート・アップ

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製品の詳細

パラメータ

Features Programmable with EEPROM, 7x5mm Output frequency (Max) (MHz) 1000 Output level HCSL, LVDS, LVPECL Jitter (ps) 0.1 Stability (ppm) 50 VCC core (V) 3.3 Operating temperature range (C) -40 to 85 open-in-new その他の 発振器

パッケージ｜ピン｜サイズ

QFM (SIA) 8 - open-in-new その他の 発振器

特長

  • Ultra-Low Noise, High Performance
    • Jitter: 90 fs RMS Typical fOUT > 100 MHz
    • PSRR: –70 dBc, Robust Supply Noise Immunity
  • Flexible Output Format; User Selectable
    • LVPECL up to 1 GHz
    • LVDS up to 900 MHz
    • HCSL up to 400 MHz
  • Total Frequency Tolerance of ±50 ppm
  • System Level Features
    • Frequency Margining: Fine and Coarse
    • Internal EEPROM: User Configurable Default Settings
  • Other Features
    • Device Control: I2C
    • 3.3-V Operating Voltage
    • Industrial Temperature Range (–40ºC to +85ºC)
    • 7-mm × 5-mm 8-Pin Package
    • Create a Custom Design Using the LMK61E2 With the WEBENCH® Power Designer
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概要

The LMK61E2 device is an ultra-low jitter PLLatinum programmable oscillator with a fractional-N frequency synthesizer with integrated VCO that generates commonly used reference clocks. The outputs can be configured as LVPECL, LVDS, or HCSL.

The device features self start-up from on-chip EEPROM that is factory programmed to generate 156.25-MHz LVPECL output. The device registers and EEPROM settings are fully programmable in-system through I2C serial interface. Internal power conditioning provide excellent power supply ripple rejection (PSRR), reducing the cost and complexity of the power delivery network. The device operates from a single 3.3-V ± 5% supply.

The device provides fine and coarse frequency margining options through I2C serial interface to support system design verification tests (DVT), such as standard compliance and system timing margin testing.

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技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート LMK61E2 Ultra-Low Jitter Programmable Oscillator With Internal EEPROM データシート 2017年 2月 3日
技術記事 Step-by-step considerations for designing wide-bandwidth multichannel systems 2019年 6月 4日
アプリケーション・ノート Clocking for Medical Ultrasound Systems 2017年 9月 20日
技術記事 Preparing for 5G applications: sync your multichannel JESD204B data acquisition systems up to 15 GHz 2017年 8月 28日
ユーザー・ガイド LMK61E2EVM, LMK61E0MEVM User's Guide 2017年 8月 10日
アプリケーション・ノート Vibration and Shock Sensitivity: A Comparative Study of Oscillators 2017年 1月 11日
技術記事 Complete clock-tree solutions that make a hardware designer’s life easier 2016年 3月 9日
技術記事 How to select an optimal clocking solution for your FPGA-based design 2015年 12月 9日
アプリケーション・ノート Time Domain Jitter Measurement Consideration for Low-Noise Oscillators 2015年 10月 5日
アプリケーション・ノート Frequency Margining Using TI's High Performance Programmable Oscillators 2015年 10月 2日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ハードウェア開発

評価基板 ダウンロード
document-generic ユーザー・ガイド
$399.00
概要

The LMK05028EVM is an evaluation module for the LMK05028 Network Clock Generator and Synchronizer. The EVM can be used for device evaluation, compliance testing, and system prototyping.
The LMK05028 integrates two Digital PLLs (DPLLs) with programmable bandwidth for input wander and jitter (...)

特長
  • Dual DPLLs with programmable bandwidths and Analog PLLs for frequency translation
  • 4 clock inputs supporting hitless switching and holdover
  • 8 differential or 16 LVCMOS output clocks or combination of both 
  • On-chip EEPROM for custom start-up clock clocks
  • Flexible oscillator options: onboard XOs, TCXO, or (...)
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評価基板 ダウンロード
document-generic ユーザー・ガイド
$399.00
概要
The LMK05318EVM is an evaluation module for the LMK05318 Network Synchronizer Clock device.
The EVM can be used as a flexible, synchronous clock source for rapid evaluation, compliance testing, and system prototyping.  SMA ports provide access to the LMK05318 clock inputs and outputs for (...)
特長
  • One Digital PLL (DPLL) with programmable bandwidths and Two Fractional Analog PLLs (APLLs) for Flexible Clock Generation
  • Two reference inputs to the DPLL supporting hitless switching & holdover
  • Eight output clocks with 50-fs RMS phase jitter (12 kHz to 20 MHz)
  • On-chip EEPROM for custom start-up clock (...)
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評価基板 ダウンロード
document-generic ユーザー・ガイド
$99.00
概要

The LMK61E2EVM evaluation modules provides a complete platform to evaluate the 90-fs RMS jitter performance and configurability of the Texas Instruments LMK61E2 Ultra-Low Jitter Programmable Differential Oscillator with integrated EEPROM and frequency margining capabilities.

The LMK61E2EVM can be (...)

特長
  • Ultra low jitter differential clock generation
  • Powered over USB or externally (SMA connector)
  • Onboard USB to I2C interface
  • Coarse and Fine Frequency margining
  • GUI platform for full access to LMK03328 registers and EEPROM
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ソフトウェア開発

IDE (統合開発環境)、構成機能、コンパイラ、デバッガ ダウンロード
CodeLoader デバイス・レジスタ・プログラミング
CODELOADER — The CodeLoader 4 software is used to program the LMX PLLs and LMK timing devices through either the USB or line print terminal (LPT) port of a computer. This software also provides information on how to program the device by showing the bits that are actually sent.

Which software do I use?

Product

Loop (...)
プログラミング・ツール ダウンロード
SNAC074.ZIP (3782 KB)

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SLYM078.ZIP (16 KB) - IBIS Model

リファレンス・デザイン

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12 ビット・デジタイザ向け、スケーラブル 20.8GSPS のリファレンス・デザイン
TIDA-010128 — このリファレンス・デザインは、RF サンプリング A/D コンバータ (ADC) をタイム・インターリーブ構成で使用して、20.8GSPS のサンプリング・システムを実現する方法を提示しています。タイム・インターリーブという方式は、サンプリング・レートを向上させるための実績ある従来型の方法です。ただし、性能を向上させるには、複数使用している個別 ADC のオフセット、ゲイン、サンプリング時間に関する不整合を一致させることが不可欠です。サンプリング・クロックが高くなるほど、インターリーブ型の複雑度が高くなります。複数の ADC の間での位相の一致は、より良い SFDR と ENOB を達成するために不可欠な仕様の 1 つです。このリファレンス・デザインは、19fs (フェムト秒) という高精度の位相制御ステップを達成している ADC12DJ5200RF のノイズレス・アパーチャ遅延時間調整 (tAD Adjust) 機能を使用し、20.8GSPS のインターリーブ実装を容易にしています。このリファレンス・デザインは、LMK04828 と LMX2594 をベースとし、12 ビットのシステム性能要件を満たす、オンボードの低ノイズ JESD204B クロック・ジェネレータを使用しています。
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TIDA-010122
TIDA-010122 — このリファレンス・デザインは、マッシブ MIMO (mMIMO)、フェーズド・アレイ・レーダー、通信ペイロードなど、最新の5G に対応した用途にまつわる同期設計の課題を解決するものです。一般的な RF フロント・エンドの場合、アンテナ、低ノイズ・アンプ (LNA)、ミキサ、局部発振器 (LO) はアナログ領域に、アナログ/デジタル・コンバータ、数値制御発振器 (NCO)、デジタル・ダウン・コンバータ (DDC) はデジタル領域にあります。システム全体の同期を実現するには、これらのデジタル・ブロックをシステム・クロックと同期させる必要があります。このリファレンス・デザインは ADC12DJ3200 データ・コンバータを使用し、オンチップ NCO を SYNC~ に対して同期させる方法で、確定的な待ち時間と複数のレシーバ間での 5ps 未満のチャネル間スキューを実現します。また、ノイズレスのアパーチャ遅延時間調整 (tAD Adjust) 機能を使用してスキューをさらに低減します。また、このデザインは、LMX2594 広帯域 PLL と LMK04828 シンセサイザおよびジッタ・クリーナーをベースとし、位相ノイズが非常に小さいクロック供給ソリューションも実現しています。
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レーダーと電子戦の各アプリケーション向け、マルチチャネル RF トランシーバのリファレンス・デザイン
TIDA-010132 — This reference design, an 8-channel analog front end (AFE), is demonstrated using two AFE7444 4-channel RF transceivers and a LMK04828-LMX2594 based clocking subsystem which can enable designs to scale to 16 or more channels. Each AFE channel consists of a 14-bit, 9-GSPS DAC and a 3-GSPS ADC that is (...)
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高速オシロスコープと広帯域デジタイザ向け、12.8GSPS アナログ・フロント・エンドのリファレンス・デザイン
TIDA-01028 — このリファレンス・デザインは、インターリーブ型 RF サンプリング A/D コンバータ（ADC）を使用して、12.8GSPS のサンプリング速度を実現します。タイム・インターリーブを行う 2 個の RF サンプリング ADC を使用しています。インターリーブを行うには、これらの ADC 間で位相シフトを実現する必要があります。このリファレンス・デザインは、ADC12DJ3200 のノイズレス・アパーチャ遅延調整（tAD Adjust）機能を使用して位相シフトを実現します。この機能は、インターリーブ型 ADC に特有の不整合を最小化し、SNR、ENOB、SFDR 性能を最大化します。このリファレンス・デザインは、JESD204B をサポートする低位相ノイズのクロック・ツリーも採用しており、LMX2594 広帯域 PLL、LMK04828 シンセサイザ、ジッタ・クリーナーを使用して実装しています。
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12.8GSPS データ・アクイジション・システムで性能を最大化する低ノイズ電源のリファレンス・デザイン
TIDA-01027 — This reference design demonstrates an efficient, low noise 5-rail power-supply design for very high-speed DAQ systems capable of > 12.8 GSPS. The power supply DC/DC converters are frequency synchronized and phase-shifted in order to minimize input current ripple and control frequency content (...)
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レーダー、ワイヤレス、5G テスタ向け、マルチチャネル RF トランシーバ・クロッキングのリファレンス・デザイン
TIDA-010131 — フェーズドアレイ・レーダー、ワイヤレス通信テスタ、電子戦などの高速最終製品向けのアナログ・フロント・エンドは、同期マルチトランシーバ・シグナル・チェーンを必要とします。各トランシーバ・シグナル・チェーンは高速 A/D コンバータ（ADC）と D/A コンバータ（DAC）、クロック・サブシステムを搭載しています。このクロック・サブシステムは高精度遅延調整機能を搭載した低ノイズ・サンプリング・クロックを提供し、最小のチャネル間スキューのほか、信号対ノイズ比（SNR）、スプリアス・フリー・ダイナミック・レンジ（SFDR）、IMD3、実効ビット数（ENOB）などの最適なシステム性能を実現します。このリファレンス・デザインはマルチチャネル JESD204B クロックの生成と AFE7444 EVM によるシステム性能を可能にします。最大 2.6GHz の無線周波数に対応する 6GSPS/3GSPS DAC/ADC クロックにより、10ps を超える優れたチャネル間スキューを実現します。また、AFE7444 のデータシート仕様に匹敵する SNR や SFDR などのシステム性能を提供します。
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高性能 DAQ システムの EMI 効果排除向けマルチレール電源のリファレンス・デザイン
TIDA-01054 — TIDA-01054 リファレンス・デザインは LM53635 降圧コンバータを使用し、16 ビット超のデータ・アクイジション（DAQ）システムに EMI がもたらす性能低下の影響を排除します。降圧コンバータにより、基板面積を節減するとともに EMI によるノイズ劣化を招かずに、電源ソリューションをシグナルパスに近接配置できます。このリファレンス・デザインにより、20 ビットの1MSPS 逐次比較型（SAR）ADC を使用する場合に、100.13dB のシステム SNR 性能を実現できます。これは、外部電源を使用する場合の 100.14dB という SNR 性能に匹敵する値です。
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高性能 DAQ システム向け ADC リファレンス電圧バッファ最適化のリファレンス・デザイン
TIDA-01055 — TIDA-01055 は高性能 DAQ システムのリファレンス・デザインで、TI の高速オペアンプ OPA837 の使用により ADC リファレンス・バッファを最適化し、SNR 特性の改善と消費電力の低減を実現します。複合バッファ構成で使用され、従来のオペアンプに比べ消費電力を 22% 改善します。バッファ内蔵リファレンス電圧源は多くの場合、チャネル数の多いシステムでの最適性能の実現に必要な駆動能力が不足しています。  このリファレンス・デザインは複数の ADC を駆動可能なほか、18 ビット 2MSPS 逐次比較型（SAR）ADC を使用して、15.77 ビットのシステム ENOB（実効ビット数）を実現します。
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レーダー / 5G ワイヤレス・テスタ向け、チャネル数の多い JESD204B クロック生成のリファレンス・デザイン
TIDA-01023 — High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports high channel count JESD204B synchronized clocks using one master and multiple (...)
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DSO、レーダー、5G ワイヤレス・テスタ向けマルチチャネル JESD204B 15GHz クロックのリファレンス・デザイン
TIDA-01021 — 高速マルチチャネル・アプリケーションはシステムの SNR、SFDR（スプリアス・フリー・ダイナミック・レンジ）、ENOB（実効ビット数）を最適化するために、チャネル間スキューを管理可能な高精度クロッキング・ソリューションを必要とします。このリファレンス・デザインは TI の VCO 内蔵 LMX2594 広帯域 PLL の使用により個別のボード上で 2 個の高速チャネルをサポートでき、10MHz ～ 15GHz のクロックと JESD204B インターフェイス用 SYSREF を生成します。15GHz のクロック周波数の場合、10KHz のオフセット位相ノイズは -104dBc/Hz 未満です。  TI の ADC12DJ3200 高速コンバータ EVM を使用することにより、入力信号が 5.25GHz の場合に 10ps（ピコ秒）未満のボード間クロック・スキューと 49.6dB の SNR を実現します。すべての主要な設計理論が記載され、部品選択プロセスや設計の最適化が説明されます。 回路図、ボード・レイアウト、ハードウェア・テスト、結果も公開されています。
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10Vpp の真の差動入力に対応し、信号ダイナミック・レンジを最大化する最大 20 ビットの ADC のリファレンス・デザイン
TIDA-01057 — This reference design is designed for high performance data acquisition(DAQ) systems to improve the dynamic range of 20 bit differential input ADCs. Many DAQ systems require the measurement capability at a wide FSR (Full Scale Range) in order to obtain sufficient signal dynamic range. Many earlier (...)
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レーダー / 5G ワイヤレス・テスタ向け、チャネル数の多い JESD204B デイジーチェーン・クロックのリファレンス・デザイン
TIDA-01024 — High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports scaling up JESD204B synchronized clocks in daisy chain configuration. This (...)
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電源効率の最適化と EMI の最小化を実現する 20 ビット、1MSPS DAQ（データ・アクイジション）のリファレンス・デザイン
TIDA-01056 — This reference design for high performance data acquisition (DAQ) systems optimizes power stage in order to reduce power consumption and minimize the effect of EMI from switching regulator by using LMS3635-Q1 buck converter.  This reference designs yields 7.2% efficiency improvement at most (...)
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SNR とサンプル・レートを最大化する 20 ビット、1MSPS アイソレータの最適化されたデータ・アクイジションのリファレンス・デザイン
TIDA-01037 — TIDA-01037 は 20 ビット、1MSPS の絶縁型アナログ入力データ・アクイジションのリファレンス・デザインです。2 個の異なるアイソレータ・デバイスを使用し、シグナル・チェーンの SNR (...)
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DSO、レーダー、5G ワイヤレス・テスト・システム向けのフレキシブルな 3.2GSPS マルチチャネル AFE のリファレンス・デザイン
TIDA-01022 — This high speed multi-channel data capture reference design enables optimum system performance. System designers needs to consider critical design parameters like clock jitter and skew for high speed multi-channel clock generation, which affects overall system SNR, SFDR, channel to channel skew and (...)
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自動試験装置向け、FPGA 使用とデータ・スループットを最適化するリファレンス・デザイン
TIDA-01051 — TIDA-01051 リファレンス・デザインは、自動試験機器（ATE）などの非常にチャネル数の多いデータ・アクイジション（DAQ）システムのチャネル密度、統合、消費電力、クロック・ディストリビューション、シグナル・チェーン性能を最適化します。TI の DS90C383B などのシリアライザを使用して、多くの同時サンプリング ADC の出力を複数の LVDS ラインに組み合わせることにより、ホスト FPGA が処理する必要のあるピン数を大幅に低減できます。  その結果、単一 FPGA による非常に多くの DAQ チャネル処理が可能になり、ボード配線の複雑さを大幅に軽減できます。
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内蔵シンセサイザを使用するスパー低減機能付き 9.8GHz RF CW シグナル・ジェネレータのリファレンス・デザイン
TIDA-00626 — TIDA-00626 は汎用スプリアス低減技術により、9.8GHz 広帯域、低位相ノイズの統合型連続波（CW）RF シグナル・ジェネレータを実現します。出力レベルは -32dBm ～ 14.5dBm の範囲で 0.5dB ステップでプログラムできます。このシグナル・ジェネレータはアナログ / ベクトル信号ジェネレータなどのアプリケーション向け局部発振器として、さらに RF ADC 向けクロック・ジェネレータとして使用することができます。TIDA-00626 は TI USB2ANY インターフェイス経由で任意の PC から制御可能なほか、マイコン MSP430F5529 の LaunchPad からも制御できます。
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18 ビット SAR（逐次比較型）データ・コンバータ向けに最適化されたアナログ・フロント・エンド DAQ（データ・アクイジション）システムのリファレンス・デザイン
TIDA-01050 — TIDA-01050 リファレンス・デザインは自動試験機器に付随する、統合、消費電力、性能、クロッキングの課題を改善します。いかなる ATE（自動試験機器）にも使用できますが、多数の入力チャネルを必要とするシステムに特に最適です。
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負電源を使用してフルスケール THD を改善する ADC ドライバのリファレンス・デザイン
TIDA-01052 — TIDA-01052 リファレンス・デザインは、アナログ・フロント・エンド・ドライバ・アンプでグランドの代わりに負の電圧レールを使用する際に見られるシステム性能の向上を実現します。このコンセプトはすべてのアナログ・フロント・エンドに該当しますが、ここでは特に自動試験機器を対象としています。
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最大の SNR とサンプリング・レートを達成する 18 ビット、2Msps 絶縁型データ・アクイジションのリファレンス・デザイン
TIDA-00732 — この「最大 SNR / サンプリング・レートを実現する 18 ビット、2Msps 絶縁型データ・アクイジションのリファレンス・デザイン」は、絶縁型データ・アクイジション・システムの設計で一般的に発生する、性能の制限に関する技術的課題の解消を可能にします。
  • デジタル・アイソレータに起因する伝搬遅延を最小化し、サンプリング・レートを最大化
  • デジタル・アイソレータに起因する ADC サンプリング・クロック・ジッタを効率的に軽減し、高周波 AC シグナル・チェーンの性能（SNR）を最大化
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CAD/CAE シンボル

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TI の LMK61E2 高性能オシレータにより優れた振動抵抗を実現

今日はシステム内にオシレータを組み込むときに見落とす可能性のある衝撃と振動の事項について説明します。

投稿日: 04-Jan-2016
時間: 06:05

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