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LMX2594

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位相同期と JESD204B をサポートする 15GHz 広帯域 PLLatinum RF シンセサイザ

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位相同期と JESD204B をサポートする 15GHz 広帯域 PLLatinum RF シンセサイザ

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製品の詳細

パラメータ

Integrated VCO Yes Output frequency (Min) (MHz) 10 Output frequency (Max) (MHz) 15000 Normalized PLL phase noise (dBc/Hz) -236 VCC (V) 3.15 to 3.45 Current consumption (mA) 340 1/f noise (10-kHz offset at 1-GHz carrier) (dBc/Hz) -129 open-in-new その他の RF PLL / シンセサイザ

パッケージ｜ピン｜サイズ

VQFN (RHA) 40 36 mm² 6 x 6 open-in-new その他の RF PLL / シンセサイザ

特長

  • 10MHz～15GHz の出力周波数
  • 100kHz オフセットで位相ノイズ -110dBc/Hz (15GHz キャリア使用時)
  • 7.5GHz でのジッタ 45fs rms (100Hz～100MHz)
  • 出力電力をプログラム可能
  • 主な PLL 仕様
    • 性能指数：-236dBc/Hz
    • 正規化 1/f ノイズ：-129dBc/Hz
    • 高い位相検出器周波数
      • 整数モード：400MHz
      • 分数モード：300MHz
    • 32 ビットのフラクショナル N デバイダ
  • プログラマブル入力マルチプライヤによる整数境界スプリアスの解消
  • 複数デバイス間の出力位相の同期
  • 分解能 9ps のプログラム可能な遅延による SYSREF サポート
  • FMCW アプリケーションに対する周波数ランプおよびチャープ生成機能
  • VCOキャリブレーション速度：< 20µs
  • 3.3V 単一電源で動作

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概要

LMX2594 は、内部ダブラーなしで 10MHz～15GHz の任意の周波数を生成できる高性能、広帯域シンセサイザであり、低調波フィルタは不要です。-236dBc/Hz の性能指数と高い周波数の位相検出器を備えた高性能 PLL により、非常に低い帯域内ノイズと積分ジッタを実現できます。高速 N デバイダにはプリデバイダがないため、スプリアスの振幅と数が大幅に低減されます。整数境界スプリアスを軽減するためのプログラマブル入力マルチプライヤも備えています。

LMX2594 を使用すると、複数のデバイスの出力を同期させることができ、入力と出力の間に確定的な遅延を必要とするアプリケーションにも対応できます。周波数ランプ生成機能は、自動ランプ生成オプション、または最大限の柔軟性を実現する手動オプションを使って、最大 2 セグメントのランプを合成できます。高速キャリブレーション・アルゴリズムにより、20µs 未満で周波数を変更できます。LMX2594 を使用すると、高速データ・コンバータの低ノイズ・クロック源用に設計された SYSREF (JESD204B 規格準拠) の生成および反復をサポートできます。この構成では、基板配線での遅延時間の相違に対応するため、遅延を微調整 (分解能 9ps) できます。

LMX2594の出力ドライバは、15GHzのキャリア周波数で7dBmという高出力を実現します。このデバイスは単一の3.3V電源で動作し、LDOを内蔵しているため、オンボードの低ノイズLDOは不要です。

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機能は同じだが、ピン配列、またはパラメーターが同等ではない比較製品
LMX2694-EP アクティブ Enhanced product 15-GHz RF synthesizer with phase synchronization LMX2694-EP は拡張温度範囲で動作します。

技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート LMX2594 15GHz 広帯域 PLLatinum™ RF シンセサイザ、 位相同期および JESD204B 対応 データシート (Rev. C 翻訳版) 英語版をダウンロード (Rev.C) 2020年 3月 16日
ユーザー・ガイド LMX2594 EVM Instructions – 15-GHz Wideband Low Noise PLL With Integrated VCO 2020年 3月 2日
アプリケーション・ノート LMX2594 Series RF Synthesizer VCO Calibration 2020年 1月 16日
技術記事 Step-by-step considerations for designing wide-bandwidth multichannel systems 2019年 6月 4日
技術記事 Preparing for 5G applications: sync your multichannel JESD204B data acquisition systems up to 15 GHz 2017年 8月 28日
技術記事 How to implement FM modulation 2017年 8月 3日
技術記事 High-speed data converter clocking for JESD204B 2017年 7月 7日

設計と開発

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ハードウェア開発

評価基板 ダウンロード
document-generic ユーザー・ガイド
$399.00
概要
LMX2594 向けのこの評価モジュールは 周波数の非常に高い信号を出力し、業界をリードする位相ノイズ特性を実現します。内蔵 VCO が、設計に使用する外部ディスクリート部品点数を最小化します。性能最適化済みの PCB が、ループ・フィルタの容易なカスタム化を可能にします。LED は、PLL ロック・ステータスの迅速な視認を可能にします。オンボード発振器が搭載されているため、セットアップ・プロセスで必要なのは、3.3V 電源電圧の供給と、付属の USB2ANY モジュールのみです。ソフトウェアはシンプルで、直感的にわかりやすく使いやすい GUI を採用しています。
特長
  • 20 ～ 15,000MHz の範囲で、超低位相ノイズ出力を実現
  • 入力信号を 5 ～ 1,400MHz の範囲内でロック可能
  • 3.3V の単一電源電圧
  • 出力電力がプログラム可能な 2 つの差動出力
  • シンセサイザ向け包括的な回路を搭載した、性能最適化とテスト済みの評価モジュールで、USB プログラミング・モジュールが付属
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ソフトウェア開発

アプリケーション・ソフトウェアとフレームワーク ダウンロード
テキサス・インスツルメンツ PLLatinum シミュレータ・ツール
PLLATINUMSIM-SW — The PLLatinum Simulator Tool allows detailed design and simulation of  the Texas Instruments LMX series of PLLs and Synthesizers.
特長
  • Part Selection based on current, cost, phase noise, and package
  • Filter Design up for passive and active filters up to 4th Order
  • Simulation of phase noise including PLL, Fractional Engine, VCO, Input, Dividers, and Loop Filter
  • Simulation of spurs including phase detector and fractional.
  • Simulation of (...)
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アプリケーション・ソフトウェアとフレームワーク ダウンロード
テキサス・インスツルメンツのクロックおよびシンセサイザ（TICS）プロ・ソフトウェア
TICSPRO-SW — The TICS Pro software is used to program the evaluation modules (EVMs) for device numbers with these prefixes: CDC, LMK and LMX. These devices include PLLs and voltage-controlled oscillators (PLL+VCO), synthesizers and clocking devices.
特長
  • Program EVMs through the USB2ANY Interface Adaptor or onboard USB interface.
  • Export programming configurations for use in end application.
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設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SNAM206.ZIP (44 KB) - IBIS Model
CAD/CAE シンボル ダウンロード
SNAR037.ZIP (899 KB)
CAD/CAE シンボル ダウンロード
SNAR038.ZIP (3058 KB)
ガーバー・ファイル ダウンロード
SNAC084.ZIP (3967 KB)

リファレンス・デザイン

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12 ビット・デジタイザ向け、スケーラブル 20.8GSPS のリファレンス・デザイン
TIDA-010128 — このリファレンス・デザインは、RF サンプリング A/D コンバータ (ADC) をタイム・インターリーブ構成で使用して、20.8GSPS のサンプリング・システムを実現する方法を提示しています。タイム・インターリーブという方式は、サンプリング・レートを向上させるための実績ある従来型の方法です。ただし、性能を向上させるには、複数使用している個別 ADC のオフセット、ゲイン、サンプリング時間に関する不整合を一致させることが不可欠です。サンプリング・クロックが高くなるほど、インターリーブ型の複雑度が高くなります。複数の ADC の間での位相の一致は、より良い SFDR と ENOB を達成するために不可欠な仕様の 1 つです。このリファレンス・デザインは、19fs (フェムト秒) という高精度の位相制御ステップを達成している ADC12DJ5200RF のノイズレス・アパーチャ遅延時間調整 (tAD Adjust) 機能を使用し、20.8GSPS のインターリーブ実装を容易にしています。このリファレンス・デザインは、LMK04828 と LMX2594 をベースとし、12 ビットのシステム性能要件を満たす、オンボードの低ノイズ JESD204B クロック・ジェネレータを使用しています。
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Multiple PLL combination reference design for <40-fs jitter (100-Hz to 100-MHz)
TIDA-01346 — TIDA-01346 は 2 個の LMX2594 シンセサイザを組み合わせて使用することにより、1 個だけを使用する場合に比べノイズを低減します。同相の 2 個のシンセサイザの出力を組み合わせると、出力電力が 6dB 増加（2 (...)
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位相同期のリファレンス・デザイン
TIDA-01410 — TIDA-01410 リファレンス・デザインは、2 個の LMX2594 シンセサイザを使用して、整合性があり、位相調整可能な 2 つの出力を生成します。  位相整合性が高い出力は、複数のデータ・コンバータのインターリーブに役立つほか、ビーム・ステアリング・アプリケーションにも最適です。  このリファレンス・デザインは、両方のシンセサイザに対して同一のルーティングを実装しているため、両者間の位相の容易な測定を可能にします。
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TIDA-010122
TIDA-010122 — このリファレンス・デザインは、マッシブ MIMO (mMIMO)、フェーズド・アレイ・レーダー、通信ペイロードなど、最新の5G に対応した用途にまつわる同期設計の課題を解決するものです。一般的な RF フロント・エンドの場合、アンテナ、低ノイズ・アンプ (LNA)、ミキサ、局部発振器 (LO) はアナログ領域に、アナログ/デジタル・コンバータ、数値制御発振器 (NCO)、デジタル・ダウン・コンバータ (DDC) はデジタル領域にあります。システム全体の同期を実現するには、これらのデジタル・ブロックをシステム・クロックと同期させる必要があります。このリファレンス・デザインは ADC12DJ3200 データ・コンバータを使用し、オンチップ NCO を SYNC~ に対して同期させる方法で、確定的な待ち時間と複数のレシーバ間での 5ps 未満のチャネル間スキューを実現します。また、ノイズレスのアパーチャ遅延時間調整 (tAD Adjust) 機能を使用してスキューをさらに低減します。また、このデザインは、LMX2594 広帯域 PLL と LMK04828 シンセサイザおよびジッタ・クリーナーをベースとし、位相ノイズが非常に小さいクロック供給ソリューションも実現しています。
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レーダーと電子戦の各アプリケーション向け、マルチチャネル RF トランシーバのリファレンス・デザイン
TIDA-010132 — This reference design, an 8-channel analog front end (AFE), is demonstrated using two AFE7444 4-channel RF transceivers and a LMK04828-LMX2594 based clocking subsystem which can enable designs to scale to 16 or more channels. Each AFE channel consists of a 14-bit, 9-GSPS DAC and a 3-GSPS ADC that is (...)
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高速オシロスコープと広帯域デジタイザ向け、12.8GSPS アナログ・フロント・エンドのリファレンス・デザイン
TIDA-01028 — このリファレンス・デザインは、インターリーブ型 RF サンプリング A/D コンバータ（ADC）を使用して、12.8GSPS のサンプリング速度を実現します。タイム・インターリーブを行う 2 個の RF サンプリング ADC を使用しています。インターリーブを行うには、これらの ADC 間で位相シフトを実現する必要があります。このリファレンス・デザインは、ADC12DJ3200 のノイズレス・アパーチャ遅延調整（tAD Adjust）機能を使用して位相シフトを実現します。この機能は、インターリーブ型 ADC に特有の不整合を最小化し、SNR、ENOB、SFDR 性能を最大化します。このリファレンス・デザインは、JESD204B をサポートする低位相ノイズのクロック・ツリーも採用しており、LMX2594 広帯域 PLL、LMK04828 シンセサイザ、ジッタ・クリーナーを使用して実装しています。
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12.8GSPS データ・アクイジション・システムで性能を最大化する低ノイズ電源のリファレンス・デザイン
TIDA-01027 — This reference design demonstrates an efficient, low noise 5-rail power-supply design for very high-speed DAQ systems capable of > 12.8 GSPS. The power supply DC/DC converters are frequency synchronized and phase-shifted in order to minimize input current ripple and control frequency content (...)
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レーダー、ワイヤレス、5G テスタ向け、マルチチャネル RF トランシーバ・クロッキングのリファレンス・デザイン
TIDA-010131 — フェーズドアレイ・レーダー、ワイヤレス通信テスタ、電子戦などの高速最終製品向けのアナログ・フロント・エンドは、同期マルチトランシーバ・シグナル・チェーンを必要とします。各トランシーバ・シグナル・チェーンは高速 A/D コンバータ（ADC）と D/A コンバータ（DAC）、クロック・サブシステムを搭載しています。このクロック・サブシステムは高精度遅延調整機能を搭載した低ノイズ・サンプリング・クロックを提供し、最小のチャネル間スキューのほか、信号対ノイズ比（SNR）、スプリアス・フリー・ダイナミック・レンジ（SFDR）、IMD3、実効ビット数（ENOB）などの最適なシステム性能を実現します。このリファレンス・デザインはマルチチャネル JESD204B クロックの生成と AFE7444 EVM によるシステム性能を可能にします。最大 2.6GHz の無線周波数に対応する 6GSPS/3GSPS DAC/ADC クロックにより、10ps を超える優れたチャネル間スキューを実現します。また、AFE7444 のデータシート仕様に匹敵する SNR や SFDR などのシステム性能を提供します。
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レーダー / 5G ワイヤレス・テスタ向け、チャネル数の多い JESD204B クロック生成のリファレンス・デザイン
TIDA-01023 — High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports high channel count JESD204B synchronized clocks using one master and multiple (...)
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DSO、レーダー、5G ワイヤレス・テスタ向けマルチチャネル JESD204B 15GHz クロックのリファレンス・デザイン
TIDA-01021 — 高速マルチチャネル・アプリケーションはシステムの SNR、SFDR（スプリアス・フリー・ダイナミック・レンジ）、ENOB（実効ビット数）を最適化するために、チャネル間スキューを管理可能な高精度クロッキング・ソリューションを必要とします。このリファレンス・デザインは TI の VCO 内蔵 LMX2594 広帯域 PLL の使用により個別のボード上で 2 個の高速チャネルをサポートでき、10MHz ～ 15GHz のクロックと JESD204B インターフェイス用 SYSREF を生成します。15GHz のクロック周波数の場合、10KHz のオフセット位相ノイズは -104dBc/Hz 未満です。  TI の ADC12DJ3200 高速コンバータ EVM を使用することにより、入力信号が 5.25GHz の場合に 10ps（ピコ秒）未満のボード間クロック・スキューと 49.6dB の SNR を実現します。すべての主要な設計理論が記載され、部品選択プロセスや設計の最適化が説明されます。 回路図、ボード・レイアウト、ハードウェア・テスト、結果も公開されています。
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レーダー / 5G ワイヤレス・テスタ向け、チャネル数の多い JESD204B デイジーチェーン・クロックのリファレンス・デザイン
TIDA-01024 — High-speed multi-channel applications require low noise and scalable clocking solutions capable of precise channel-to-channel skew adjustment to achieve optimal system SNR, SFDR, and ENOB. This reference design supports scaling up JESD204B synchronized clocks in daisy chain configuration. This (...)
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DSO、レーダー、5G ワイヤレス・テスト・システム向けのフレキシブルな 3.2GSPS マルチチャネル AFE のリファレンス・デザイン
TIDA-01022 — This high speed multi-channel data capture reference design enables optimum system performance. System designers needs to consider critical design parameters like clock jitter and skew for high speed multi-channel clock generation, which affects overall system SNR, SFDR, channel to channel skew and (...)
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CAD/CAE シンボル

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