製品の詳細

Arm CPU 1 Arm9 Arm MHz (Max.) 456 Co-processor(s) C674x DSP CPU 32-bit Display type 1 LCD Protocols Ethernet Ethernet MAC 1-Port 10/100 Hardware accelerators PRUSS Operating system Linux, RTOS Security Device identity, Memory protection Rating Catalog Operating temperature range (C) -40 to 125, -40 to 90, -40 to 105, 0 to 90
Arm CPU 1 Arm9 Arm MHz (Max.) 456 Co-processor(s) C674x DSP CPU 32-bit Display type 1 LCD Protocols Ethernet Ethernet MAC 1-Port 10/100 Hardware accelerators PRUSS Operating system Linux, RTOS Security Device identity, Memory protection Rating Catalog Operating temperature range (C) -40 to 125, -40 to 90, -40 to 105, 0 to 90
BGA (ZKB) 256 289 mm² 17 x 17
  • Software Support
    • TI DSP/BIOS
    • Chip Support Library and DSP Library
  • Dual Core SoC
    • 375- and 456-MHz ARM926EJ-S RISC MPU
    • 375- and 456-MHz C674x VLIW DSP
  • ARM926EJ-S Core
    • 32-Bit and 16-Bit (Thumb®) Instructions
    • DSP Instruction Extensions
    • Single Cycle MAC
    • ARM® Jazelle® Technology
    • Embedded ICE-RT™ for Real-Time Debug
  • ARM9™ Memory Architecture
    • 16KB of Instruction Cache
    • 16KB of Data Cache
    • 8KB of RAM (Vector Table)
    • 64KB of ROM
  • C674x Instruction Set Features
    • Superset of the C67x+ and C64x+ ISAs
    • Up to 3648 MIPS and 2736 MFLOPS C674x
    • Byte-Addressable (8-, 16-, 32-, and 64-Bit Data)
    • 8-Bit Overflow Protection
    • Bit-Field Extract, Set, Clear
    • Normalization, Saturation, Bit-Counting
    • Compact 16-Bit Instructions
  • C674x Two-Level Cache Memory Architecture
    • 32KB of L1P Program RAM/Cache
    • 32KB of L1D Data RAM/Cache
    • 256KB of L2 Unified Mapped RAM/Cache
    • Flexible RAM/Cache Partition (L1 and L2)
  • Enhanced Direct Memory Access Controller 3 (EDMA3):
    • 2 Transfer Controllers
    • 32 Independent DMA Channels
    • 8 Quick DMA Channels
    • Programmable Transfer Burst Size
  • TMS320C674x Fixed- and Floating-Point VLIW DSP Core
    • Load-Store Architecture with Nonaligned Support
    • 64 General-Purpose Registers (32-Bit)
    • Six ALU (32- and 40-Bit) Functional Units
      • Supports 32-Bit Integer, SP (IEEE Single Precision/32-Bit) and DP (IEEE Double Precision/64-Bit) Floating Point
      • Supports up to Four SP Additions Per Clock, Four DP Additions Every 2 Clocks
      • Supports up to Two Floating-Point (SP or DP) Reciprocal Approximation (RCPxP) and Square-Root Reciprocal Approximation (RSQRxP) Operations Per Cycle
    • Two Multiply Functional Units
      • Mixed-Precision IEEE Floating Point Multiply Supported up to:
        • 2 SP x SP -> SP Per Clock
        • 2 SP x SP -> DP Every Two Clocks
        • 2 SP x DP -> DP Every Three Clocks
        • 2 DP x DP -> DP Every Four Clocks
      • Fixed-Point Multiply Supports Two 32 x 32-Bit Multiplies, Four 16 x 16-Bit Multiplies, or Eight 8 x 8-Bit Multiplies per Clock Cycle, and Complex Multiples
    • Instruction Packing Reduces Code Size
    • All Instructions Conditional
    • Hardware Support for Modulo Loop
      Operation
    • Protected Mode Operation
    • Exceptions Support for Error Detection and Program Redirection
  • 128KB of RAM Shared Memory
  • 3.3-V LVCMOS I/Os (Except for USB Interfaces)
  • Two External Memory Interfaces:
    • EMIFA
      • NOR (8- or 16-Bit-Wide Data)
      • NAND (8- or 16-Bit-Wide Data)
      • 16-Bit SDRAM with 128-MB Address Space
    • EMIFB
      • 32-Bit or 16-Bit SDRAM with 256-MB Address Space
  • Three Configurable 16550-Type UART Modules:
    • UART0 with Modem Control Signals
    • Autoflow Control Signals (CTS, RTS) on UART0 Only
    • 16-Byte FIFO
    • 16x or 13x Oversampling Option
  • LCD Controller
  • Two Serial Peripheral Interfaces (SPIs) Each with One Chip Select
  • Multimedia Card (MMC)/Secure Digital (SD) Card Interface with Secure Data I/O (SDIO)
  • Two Master and Slave Inter-Integrated Circuit (I2C Bus™)
  • One Host-Port Interface (HPI) with 16-Bit-Wide Muxed Address/Data Bus for High Bandwidth
  • Programmable Real-Time Unit Subsystem (PRUSS)
    • Two Independent Programmable Realtime Unit (PRU) Cores
      • 32-Bit Load and Store RISC Architecture
      • 4KB of Instruction RAM per Core
      • 512 Bytes of Data RAM per Core
      • PRUSS can be Disabled via Software to Save Power
    • Standard Power-Management Mechanism
      • Clock Gating
      • Entire Subsystem Under a Single PSC Clock Gating Domain
    • Dedicated Interrupt Controller
    • Dedicated Switched Central Resource
  • USB 1.1 OHCI (Host) with Integrated PHY (USB1)
  • USB 2.0 OTG Port with Integrated PHY (USB0)
    • USB 2.0 High- and Full-Speed Client
    • USB 2.0 High-, Full-, and Low-Speed Host
    • End Point 0 (Control)
    • End Points 1,2,3,4 (Control, Bulk, Interrupt or ISOC) RX and TX
  • Three Multichannel Audio Serial Ports (McASPs):
    • Six Clock Zones and 28 Serial Data Pins
    • Supports TDM, I2S, and Similar Formats
    • DIT-Capable (McASP2)
    • FIFO Buffers for Transmit and Receive
  • 10/100 Mbps Ethernet MAC (EMAC):
    • IEEE 802.3 Compliant (3.3-V I/O Only)
    • RMII Media-Independent Interface
    • Management Data I/O (MDIO) Module
  • Real-Time Clock with 32-kHz Oscillator and Separate Power Rail
  • One 64-Bit General-Purpose Timer (Configurable as Two 32-Bit Timers)
  • One 64-Bit General-Purpose Watchdog Timer (Configurable as Two 32-Bit General-Purpose Timers)
  • Three Enhanced Pulse Width Modulators (eHRPWMs):
    • Dedicated 16-Bit Time-Base Counter with Period and Frequency Control
    • 6 Single Edge, 6 Dual Edge Symmetric, or 3 Dual Edge Asymmetric Outputs
    • Dead-Band Generation
    • PWM Chopping by High-Frequency Carrier
    • Trip Zone Input
  • Three 32-Bit Enhanced Capture (eCAP) Modules:
    • Configurable as 3 Capture Inputs or 3 Auxiliary Pulse Width Modulator (APWM) Outputs
    • Single-Shot Capture of up to Four Event Time-Stamps
  • Two 32-Bit Enhanced Quadrature Encoder Pulse (eQEP) Modules
  • 256-Ball Pb-Free Plastic Ball Grid Array (PBGA) [ZKB Suffix], 1.0-mm Ball Pitch
  • Commercial, Industrial, Extended, or Automotive Temperature
  • Software Support
    • TI DSP/BIOS
    • Chip Support Library and DSP Library
  • Dual Core SoC
    • 375- and 456-MHz ARM926EJ-S RISC MPU
    • 375- and 456-MHz C674x VLIW DSP
  • ARM926EJ-S Core
    • 32-Bit and 16-Bit (Thumb®) Instructions
    • DSP Instruction Extensions
    • Single Cycle MAC
    • ARM® Jazelle® Technology
    • Embedded ICE-RT™ for Real-Time Debug
  • ARM9™ Memory Architecture
    • 16KB of Instruction Cache
    • 16KB of Data Cache
    • 8KB of RAM (Vector Table)
    • 64KB of ROM
  • C674x Instruction Set Features
    • Superset of the C67x+ and C64x+ ISAs
    • Up to 3648 MIPS and 2736 MFLOPS C674x
    • Byte-Addressable (8-, 16-, 32-, and 64-Bit Data)
    • 8-Bit Overflow Protection
    • Bit-Field Extract, Set, Clear
    • Normalization, Saturation, Bit-Counting
    • Compact 16-Bit Instructions
  • C674x Two-Level Cache Memory Architecture
    • 32KB of L1P Program RAM/Cache
    • 32KB of L1D Data RAM/Cache
    • 256KB of L2 Unified Mapped RAM/Cache
    • Flexible RAM/Cache Partition (L1 and L2)
  • Enhanced Direct Memory Access Controller 3 (EDMA3):
    • 2 Transfer Controllers
    • 32 Independent DMA Channels
    • 8 Quick DMA Channels
    • Programmable Transfer Burst Size
  • TMS320C674x Fixed- and Floating-Point VLIW DSP Core
    • Load-Store Architecture with Nonaligned Support
    • 64 General-Purpose Registers (32-Bit)
    • Six ALU (32- and 40-Bit) Functional Units
      • Supports 32-Bit Integer, SP (IEEE Single Precision/32-Bit) and DP (IEEE Double Precision/64-Bit) Floating Point
      • Supports up to Four SP Additions Per Clock, Four DP Additions Every 2 Clocks
      • Supports up to Two Floating-Point (SP or DP) Reciprocal Approximation (RCPxP) and Square-Root Reciprocal Approximation (RSQRxP) Operations Per Cycle
    • Two Multiply Functional Units
      • Mixed-Precision IEEE Floating Point Multiply Supported up to:
        • 2 SP x SP -> SP Per Clock
        • 2 SP x SP -> DP Every Two Clocks
        • 2 SP x DP -> DP Every Three Clocks
        • 2 DP x DP -> DP Every Four Clocks
      • Fixed-Point Multiply Supports Two 32 x 32-Bit Multiplies, Four 16 x 16-Bit Multiplies, or Eight 8 x 8-Bit Multiplies per Clock Cycle, and Complex Multiples
    • Instruction Packing Reduces Code Size
    • All Instructions Conditional
    • Hardware Support for Modulo Loop
      Operation
    • Protected Mode Operation
    • Exceptions Support for Error Detection and Program Redirection
  • 128KB of RAM Shared Memory
  • 3.3-V LVCMOS I/Os (Except for USB Interfaces)
  • Two External Memory Interfaces:
    • EMIFA
      • NOR (8- or 16-Bit-Wide Data)
      • NAND (8- or 16-Bit-Wide Data)
      • 16-Bit SDRAM with 128-MB Address Space
    • EMIFB
      • 32-Bit or 16-Bit SDRAM with 256-MB Address Space
  • Three Configurable 16550-Type UART Modules:
    • UART0 with Modem Control Signals
    • Autoflow Control Signals (CTS, RTS) on UART0 Only
    • 16-Byte FIFO
    • 16x or 13x Oversampling Option
  • LCD Controller
  • Two Serial Peripheral Interfaces (SPIs) Each with One Chip Select
  • Multimedia Card (MMC)/Secure Digital (SD) Card Interface with Secure Data I/O (SDIO)
  • Two Master and Slave Inter-Integrated Circuit (I2C Bus™)
  • One Host-Port Interface (HPI) with 16-Bit-Wide Muxed Address/Data Bus for High Bandwidth
  • Programmable Real-Time Unit Subsystem (PRUSS)
    • Two Independent Programmable Realtime Unit (PRU) Cores
      • 32-Bit Load and Store RISC Architecture
      • 4KB of Instruction RAM per Core
      • 512 Bytes of Data RAM per Core
      • PRUSS can be Disabled via Software to Save Power
    • Standard Power-Management Mechanism
      • Clock Gating
      • Entire Subsystem Under a Single PSC Clock Gating Domain
    • Dedicated Interrupt Controller
    • Dedicated Switched Central Resource
  • USB 1.1 OHCI (Host) with Integrated PHY (USB1)
  • USB 2.0 OTG Port with Integrated PHY (USB0)
    • USB 2.0 High- and Full-Speed Client
    • USB 2.0 High-, Full-, and Low-Speed Host
    • End Point 0 (Control)
    • End Points 1,2,3,4 (Control, Bulk, Interrupt or ISOC) RX and TX
  • Three Multichannel Audio Serial Ports (McASPs):
    • Six Clock Zones and 28 Serial Data Pins
    • Supports TDM, I2S, and Similar Formats
    • DIT-Capable (McASP2)
    • FIFO Buffers for Transmit and Receive
  • 10/100 Mbps Ethernet MAC (EMAC):
    • IEEE 802.3 Compliant (3.3-V I/O Only)
    • RMII Media-Independent Interface
    • Management Data I/O (MDIO) Module
  • Real-Time Clock with 32-kHz Oscillator and Separate Power Rail
  • One 64-Bit General-Purpose Timer (Configurable as Two 32-Bit Timers)
  • One 64-Bit General-Purpose Watchdog Timer (Configurable as Two 32-Bit General-Purpose Timers)
  • Three Enhanced Pulse Width Modulators (eHRPWMs):
    • Dedicated 16-Bit Time-Base Counter with Period and Frequency Control
    • 6 Single Edge, 6 Dual Edge Symmetric, or 3 Dual Edge Asymmetric Outputs
    • Dead-Band Generation
    • PWM Chopping by High-Frequency Carrier
    • Trip Zone Input
  • Three 32-Bit Enhanced Capture (eCAP) Modules:
    • Configurable as 3 Capture Inputs or 3 Auxiliary Pulse Width Modulator (APWM) Outputs
    • Single-Shot Capture of up to Four Event Time-Stamps
  • Two 32-Bit Enhanced Quadrature Encoder Pulse (eQEP) Modules
  • 256-Ball Pb-Free Plastic Ball Grid Array (PBGA) [ZKB Suffix], 1.0-mm Ball Pitch
  • Commercial, Industrial, Extended, or Automotive Temperature

The OMAP-L137 device is a low-power applications processor based on an ARM926EJ-S and a TMS320C674x DSP core. It consumes significantly lower power than other members of the TMS320C6000 platform of DSPs.

The OMAP-L137 device enables original-equipment manufacturers (OEMs) and original-design manufacturers (ODMs) to quickly bring to market devices featuring robust operating systems support, rich user interfaces, and high processing performance life through the maximum flexibility of a fully integrated mixed processor solution.

The dual-core architecture of the OMAP-L137 device provides benefits of both DSP and Reduced Instruction Set Computer (RISC) technologies, incorporating a high-performance TMS320C674x DSP core and an ARM926EJ-S core.

The ARM926EJ-S is a 32-bit RISC processor core that performs 32-bit or 16-bit instructions and processes 32-bit, 16-bit, or 8-bit data. The core uses pipelining so that all parts of the processor and memory system can operate continuously.

The ARM core has a coprocessor 15 (CP15), protection module, and data and program Memory Management Units (MMUs) with table look-aside buffers. The ARM core has separate 16-KB instruction and 16KB of data caches. Both memory blocks are four-way associative with virtual index virtual tag (VIVT). The ARM core also has 8KB of RAM (Vector Table) and 64KB of ROM.

The OMAP-L137 DSP core uses a two-level cache-based architecture. The Level 1 program cache (L1P) is a 32-KB direct mapped cache and the Level 1 data cache (L1D) is a 32-KB 2-way set-associative cache. The Level 2 program cache (L2P) consists of a 256-KB memory space that is shared between program and data space. L2 memory can be configured as mapped memory, cache, or combinations of the two. Although the DSP L2 is accessible by ARM and other hosts in the system, an additional 128KB of RAM shared memory is available for use by other hosts without affecting DSP performance.

The peripheral set includes: a 10/100 Mbps Ethernet MAC (EMAC) with a management data input/output (MDIO) module; two I2C Bus interfaces; 3 multichannel audio serial ports (McASPs) with 16/12/4 serializers and FIFO buffers; two 64-bit general-purpose timers each configurable (one configurable as watchdog); a configurable 16-bit host-port interface (HPI); up to 8 banks of 16 pins of general-purpose input/output (GPIO) with programmable interrupt/event generation modes, multiplexed with other peripherals; 3 UART interfaces (one with both RTS and CTS); three enhanced high-resolution pulse width modulator (eHRPWM) peripherals; three 32-bit enhanced capture (eCAP) module peripherals which can be configured as 3 capture inputs or 3 auxiliary pulse width modulator (APWM) outputs; two 32-bit enhanced quadrature encoded pulse (eQEP) peripherals; and 2 external memory interfaces: an asynchronous and SDRAM external memory interface (EMIFA) for slower memories or peripherals, and a higher speed memory interface (EMIFB) for SDRAM.

The Ethernet Media Access Controller (EMAC) provides an efficient interface between the OMAP-L137 device and the network. The EMAC supports both 10Base-T and 100Base-TX, or 10 Mbps and 100 Mbps in either half- or full-duplex mode. Additionally, an MDIO interface is available for PHY configuration.

The HPI, I2C, SPI, USB1.1, and USB2.0 ports allow the OMAP-L137 device to easily control peripheral devices and/or communicate with host processors.

The rich peripheral set provides the ability to control external peripheral devices and communicate with external processors. For details on each of the peripherals, see the related sections later in this document and the associated peripheral reference guides.

The OMAP-L137 device has a complete set of development tools for both the ARM and DSP. These include C compilers, a DSP assembly optimizer to simplify programming and scheduling, and a Windows® debugger interface for visibility into source code execution.

The OMAP-L137 device is a low-power applications processor based on an ARM926EJ-S and a TMS320C674x DSP core. It consumes significantly lower power than other members of the TMS320C6000 platform of DSPs.

The OMAP-L137 device enables original-equipment manufacturers (OEMs) and original-design manufacturers (ODMs) to quickly bring to market devices featuring robust operating systems support, rich user interfaces, and high processing performance life through the maximum flexibility of a fully integrated mixed processor solution.

The dual-core architecture of the OMAP-L137 device provides benefits of both DSP and Reduced Instruction Set Computer (RISC) technologies, incorporating a high-performance TMS320C674x DSP core and an ARM926EJ-S core.

The ARM926EJ-S is a 32-bit RISC processor core that performs 32-bit or 16-bit instructions and processes 32-bit, 16-bit, or 8-bit data. The core uses pipelining so that all parts of the processor and memory system can operate continuously.

The ARM core has a coprocessor 15 (CP15), protection module, and data and program Memory Management Units (MMUs) with table look-aside buffers. The ARM core has separate 16-KB instruction and 16KB of data caches. Both memory blocks are four-way associative with virtual index virtual tag (VIVT). The ARM core also has 8KB of RAM (Vector Table) and 64KB of ROM.

The OMAP-L137 DSP core uses a two-level cache-based architecture. The Level 1 program cache (L1P) is a 32-KB direct mapped cache and the Level 1 data cache (L1D) is a 32-KB 2-way set-associative cache. The Level 2 program cache (L2P) consists of a 256-KB memory space that is shared between program and data space. L2 memory can be configured as mapped memory, cache, or combinations of the two. Although the DSP L2 is accessible by ARM and other hosts in the system, an additional 128KB of RAM shared memory is available for use by other hosts without affecting DSP performance.

The peripheral set includes: a 10/100 Mbps Ethernet MAC (EMAC) with a management data input/output (MDIO) module; two I2C Bus interfaces; 3 multichannel audio serial ports (McASPs) with 16/12/4 serializers and FIFO buffers; two 64-bit general-purpose timers each configurable (one configurable as watchdog); a configurable 16-bit host-port interface (HPI); up to 8 banks of 16 pins of general-purpose input/output (GPIO) with programmable interrupt/event generation modes, multiplexed with other peripherals; 3 UART interfaces (one with both RTS and CTS); three enhanced high-resolution pulse width modulator (eHRPWM) peripherals; three 32-bit enhanced capture (eCAP) module peripherals which can be configured as 3 capture inputs or 3 auxiliary pulse width modulator (APWM) outputs; two 32-bit enhanced quadrature encoded pulse (eQEP) peripherals; and 2 external memory interfaces: an asynchronous and SDRAM external memory interface (EMIFA) for slower memories or peripherals, and a higher speed memory interface (EMIFB) for SDRAM.

The Ethernet Media Access Controller (EMAC) provides an efficient interface between the OMAP-L137 device and the network. The EMAC supports both 10Base-T and 100Base-TX, or 10 Mbps and 100 Mbps in either half- or full-duplex mode. Additionally, an MDIO interface is available for PHY configuration.

The HPI, I2C, SPI, USB1.1, and USB2.0 ports allow the OMAP-L137 device to easily control peripheral devices and/or communicate with host processors.

The rich peripheral set provides the ability to control external peripheral devices and communicate with external processors. For details on each of the peripherals, see the related sections later in this document and the associated peripheral reference guides.

The OMAP-L137 device has a complete set of development tools for both the ARM and DSP. These include C compilers, a DSP assembly optimizer to simplify programming and scheduling, and a Windows® debugger interface for visibility into source code execution.

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技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート OMAP-L137 Low-Power Applications Processor データシート (Rev. G) 2014年 6月 17日
* エラッタ OMAP-L137 C6000 DSP+ARM Processor Errata (Silicon Revs 3.0, 2.1, 2.0, 1.1 & 1.0) (Rev. I) 2014年 6月 17日
* ユーザー・ガイド OMAP-L137 C6000 DSP+ARM Processor Technical Reference Manual (Rev. D) 2016年 9月 21日
ユーザー・ガイド SYS/BIOS (TI-RTOS Kernel) User's Guide (Rev. V) 2020年 6月 1日
ユーザー・ガイド ARM Assembly Language Tools v19.6.0.STS User's Guide (Rev. Y) 2020年 2月 4日
ユーザー・ガイド ARM Optimizing C/C++ Compiler v19.6.0.STS User's Guide (Rev. V) 2020年 2月 4日
ユーザー・ガイド ARM Assembly Language Tools v18.12.0.LTS User's Guide (Rev. X) 2019年 6月 3日
ユーザー・ガイド ARM Optimizing C/C++ Compiler v18.12.0.LTS User's Guide (Rev. U) 2019年 6月 3日
アプリケーション・ノート General Hardware Design/BGA PCB Design/BGA Decoupling 2019年 2月 22日
アプリケーション・ノート OMAP-L13x / C674x / AM1x Schematic Review Checklist 2019年 2月 14日
アプリケーション・ノート Digital Audio With McASP 2019年 1月 10日
技術記事 Bringing the next evolution of machine learning to the edge 2018年 11月 27日
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ユーザー・ガイド ARM Assembly Language Tools v17.9.0.STS User's Guide (Rev. U) 2018年 1月 16日
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ユーザー・ガイド ARM Assembly Language Tools v17.3.0.STS User's Guide (Rev. S) 2017年 6月 21日
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ユーザー・ガイド ARM Assembly Language Tools v5.1 User's Guide (Rev. M) 2014年 11月 5日
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ユーザー・ガイド TMS320C6000 Assembly Language Tools v 7.3 User's Guide (Rev. W) 2012年 8月 21日
ユーザー・ガイド TMS320C6000 Optimizing Compiler v 7.3 User's Guide (Rev. U) 2012年 8月 21日
アプリケーション・ノート Using the OMAP-L1x7 Bootloader (Rev. G) 2012年 6月 1日
アプリケーション・ノート Power Sequencing for OMAP-L132, L137, and L138 using the TPS650061 2012年 4月 13日
ホワイト・ペーパー MityDSP®-L138F Software Defined Radio Using uPP Data Transfer (Rev. A) 2012年 2月 2日
アプリケーション・ノート Power Consumption Guide for the C66x 2011年 10月 6日
ユーザー・ガイド TMS320C674x/OMAP-L1x Processor Peripherals Overview Reference Guide (Rev. F) 2011年 9月 14日
ホワイト・ペーパー OpenCV on TI’s DSP+ARM® 2011年 7月 27日
ホワイト・ペーパー Middleware/Firmware design challenges due to dynamic raw NAND market 2011年 5月 19日
アプリケーション・ノート Power Solution Using Discrete DC/DC Converters and LDOs (Rev. B) 2010年 8月 26日
ユーザー・ガイド TMS320C674x DSP Megamodule Reference Guide (Rev. A) 2010年 8月 3日
ユーザー・ガイド TMS320C674x DSP CPU and Instruction Set User's Guide (Rev. B) 2010年 7月 30日
アプリケーション・ノート OMAP-L137 Power Consumption Summary 2010年 6月 30日
アプリケーション・ノート Power Solution using LDO's (Rev. A) 2010年 3月 25日
アプリケーション・ノート Power Solution using a Dual DCDC Converter and a LDO (Rev. A) 2010年 3月 25日
ユーザー・ガイド TMS320C6000 Assembly Language Tools v 7.0 User's Guide (Rev. S) 2010年 3月 18日
ユーザー・ガイド TMS320C6000 Optimizing Compiler v 7.0 User's Guide (Rev. Q) 2010年 3月 18日
その他の技術資料 OMAP-L1x Software Solutions Diagram (Rev. B) 2009年 12月 7日
アプリケーション・ノート TMS320C6472 Power-On Self Test 2009年 11月 25日
アプリケーション・ノート OMAP-L137 TMS320C6747/C6745/C6743 Pin Multiplexing Utility (Rev. A) 2009年 9月 26日
アプリケーション・ノート OMAP-L137 Complementary Products 2009年 9月 23日
ホワイト・ペーパー Efficient fixed- and floating-point code execution on the TMS320C674x core 2009年 6月 24日
アプリケーション・ノート TMS320DM674x/OMAP-L1x Universal Bus Downstream Compliance Testing 2009年 3月 12日
アプリケーション・ノート TMS320DM674x/OMAP-L1x Universal Serial Bus Upstream Device Compliance Testing 2009年 3月 12日
アプリケーション・ノート TMS320DM67x/OMAP-L1x USB Compliance Checklist 2009年 3月 12日
アプリケーション・ノート OMAP-L137 Technical Brief (Rev. B) 2009年 2月 18日
ユーザー・ガイド TMS320C674x DSP Cache User's Guide (Rev. A) 2009年 2月 11日
その他の技術資料 TIのローパワー・プロセッサ 2008年 11月 7日
ユーザー・ガイド TMS320C6000 Assembly Language Tools v 6.1 User's Guide (Rev. Q) 2008年 5月 15日
ユーザー・ガイド TMS320C6000 Optimizing Compiler v 6.1 User's Guide (Rev. O) 2008年 5月 15日
ユーザー・ガイド TMS320C6000 Assembly Language Tools v 6.0 Beta User's Guide (Rev. P) 2006年 10月 31日
ユーザー・ガイド TMS320C6000 Optimizing Compiler v 6.0 Beta User's Guide (Rev. N) 2005年 7月 29日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

TMDSOSKL137 — OMAP-L137/TMS320C6747 浮動小数点スタータ・キット

The OMAP-L137/TMS320C6747 Floating-Point Starter Kit, developed jointly with Spectrum Digital Inc., is a low-cost development platform designed to speed the development of high-precision applications based on TI's OMAP-L13x applications processors and TMS320C674x fixed/floating-point DSPs (...)

在庫あり
制限: 1
デバッグ・プローブ

TMDSEMU200-U — Spectrum Digital XDS200 USB エミュレータ

Spectrum Digital XDS200 は、TI のプロセッサを対象とする最新の XDS200 デバッグ・プローブ(エミュレータ)ファミリの最初のモデルです。XDS200 ファミリは、超低コストの XDS100 と高性能の XDS560v2 の間で、低コストと高性能の最適バランスを実現します。また、すべての XDS デバッグ・プローブは、ETB(Embedded Trace Buffer、組込みトレース・バッファ)を搭載したすべての ARM と DSP プロセッサに対し、コア・トレースとシステム・トレースをサポートしています。

Spectrum Digital XDS200 は、TI (...)

在庫あり
制限: 3
デバッグ・プローブ

TMDSEMU560V2STM-U — Blackhawk XDS560v2 システム・トレース USB エミュレータ

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

在庫あり
制限: 1
デバッグ・プローブ

TMDSEMU560V2STM-UE — Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

在庫あり
制限: 1
ソフトウェア開発キット (SDK)

PROCESSOR-SDK-OMAPL137 — TI-RTOS サポート付き OMAPL137 プロセッサ向けプロセッサ SDK

プロセッサ SDK(ソフトウェア開発キット)は、TI の組込みプロセッサを対象にした統合ソフトウェア・プラットフォームであり、セットアップが簡単で、ベンチマークとデモにすぐにアクセスできます。  リリースしたすべてのプロセッサ SDK は TI の広範なプラットフォームを網羅した一貫性を持っており、複数のデバイス間でソフトウェアのシームレスな再利用や移行を可能にします。  プロセッサ SDK と TI の組込みプロセッサ・ソリューションにより、スケーラブル・プラットフォーム・ソリューションの開発が容易になります。

OMAP-L137 向けのプロセッサ SDK は、TI-RTOS (...)

ドライバまたはライブラリ

MATHLIB — DSP 演算ライブラリ、浮動小数点デバイス用

The Texas Instruments math library is an optimized floating-point math function library for C programmers using TI floating point devices. These routines are typically used in computationally intensive real-time applications where optimal execution speed is critical. By using these routines instead (...)
ドライバまたはライブラリ

SPRC121 — TMS320C67x DSP ライブラリ

TI C67x DSPLIB は、最適化済みの浮動小数点 DSP 関数ライブラリであり、TMS320C67x デバイスを使用する C プログラマ向けです。C プログラムから呼び出し可能で、アセンブリ言語レベルで最適化済みの汎用信号処理ルーチンを収録しています。これらのルーチンは通常、最適な実行速度を重視する演算集中型のリアルタイム・アプリケーションで使用します。これらのルーチンを使用すると、標準 ANSI C 言語で作成した同等のコードに比べて処理速度を大幅に高速化できます。さらに、すぐに使用できる各種 DSP 関数を収録している TI DSPLIB は、DSP (...)
ドライバまたはライブラリ

SPRC264 — C64x+IMGLIB

C5000/6000 Image Processing Library (IMGLIB) is an optimized image/video processing function library for C programmers. It includes C-callable general-purpose image/video processing routines that are typically used in computationally intensive real-time applications. With these routines, higher (...)
ドライバまたはライブラリ

SPRC265 — C64x+DSPLIB

TMS320C6000 Digital Signal Processor Library (DSPLIB) is a platform-optimized DSP function library for C programmers. It includes C-callable, general-purpose signal-processing routines that are typically used in computationally intensive real-time applications. With these routines, higher (...)
ドライバまたはライブラリ

TELECOMLIB — テレコムおよびメディア向けライブラリ - FAXLIB、VoLIB および AEC/AER、TMS320C64x+ および TMS320C55x プロセッサ用

Voice Library - VoLIB provides components that, together, facilitate the development of the signal processing chain for Voice over IP applications such as infrastructure, enterprise, residential gateways and IP phones. Together with optimized implementations of ITU-T voice codecs, that can be (...)
ドライバまたはライブラリ

WIND-3P-VXWORKS-LINUX-OS — Wind River 社 Processors VxWorks / Linux オペレーティング・システム

Wind River is a global leader in delivering software for the Internet of Things (IoT). The company’s technology has been powering the safest, most secure devices in the world since 1981 and today is found in more than 2 billion products. Wind River offers a comprehensive edge-to-cloud product (...)
Wind River Systems からの提供
IDE (統合開発環境)、構成機能、またはデバッガ

CCSTUDIO — Code Composer Studio™ 統合開発環境(IDE)

Code Composer Studio™ - 統合開発環境(IDE)

Code Composer Studio は、TI のマイコンと組込みプロセッサ・ポートフォリオをサポートする統合開発環境(IDE)です。Code Composer Studio は、組込みアプリケーションの開発およびデバッグに必要な一連のツールで構成されています。最適化 C/C++ コンパイラ、ソース・コード・エディタ、プロジェクト・ビルド環境、デバッガ、プロファイラなど、多数の機能が含まれています。直感的な IDE (...)

オペレーティング・システム (OS)

MG-3P-NUCLEUS-RTOS — Mentor Graphics Nucleus RTOS

ソフトウェア主導のパワー・マネージメントは、バッテリ動作または電力枠の少ない組込みシステムにとって不可欠です。Nucleus RTOS の一部としてパワー・マネージメント・フレームワークを搭載した、人気のある TI デバイスを採用すると、最新の省電力機能を組み込み分野の開発で活用できます。デベロッパーの皆様が、ハードウェアに依存しない抽象化 API を使用してアプリケーションの要件を指定すると、電力モードを意識する必要のある部品を Nucleus が自動的に検出し、設計プロセスの簡素化、コード再利用の促進、開発期間の短縮を支援します。
Mentor Graphics Corporation からの提供
ソフトウェア・コーデック

ADT-3P-DSPVOIPCODECS — Adaptive Digital Technologies 社の DSP VOIP、スピーチ / オーディオ・コーデック

Adaptive Digital is a developer of voice quality enhancement algorithms, and best-in-class acoustic echo cancellation software that work with TI DSPs. Adaptive Digital has extensive experience in the algorithm development, implementation, optimization and configuration tuning. They provide (...)
Adaptive Digital Technologies, Inc. からの提供
ソフトウェア・コーデック

AURO-3P-3DENGINE — Auro Technologies, Auro-3D Engine with Auro-Codec Decoder and Auro-Matic up-mixing

Auro Technologies 社の Auro-Engine は、リアルタイムのオーディオ・ストリーム・エンコードとアップ・ミキシングを実施する目的で自社の Auro-Codec と Auro-Matic 素子を搭載しており、3D オーディオのユーザー環境を実現できます。Auro-Codec と Auro-Matic アルゴリズムは、選択された TI C6x DSP 向けの移植が完了しています。
Auro Technologies N.V. からの提供
ソフトウェア・コーデック

VOCAL-3P-DSPVOIPCODECS — Vocal Technologies の DSP VoIP コーデック

25 年を超えるアセンブリおよび C コード開発の実績がある Vocal のモジュール式ソフトウェア・スイートは、さまざまな TI DSP で利用できます。対象とする製品には、ATA、VoIP サーバーおよびゲートウェイ、HPNA ベースの IPBX、ビデオ監視、音声およびビデオ会議、音声およびデータ RF デバイス、RoIP ゲートウェイ、政府機関向けセキュア・デバイス、合法的傍受ソフトウェア、医療用デバイス、組み込みモデム、T.38 ファックス、FoIP などがあります。

Vocal Technologies の詳細については https://www.vocal.com をご覧ください。
VOCAL Technologies, Ltd. からの提供
シミュレーション・モデル

OMAP-L137 ZKB BSDL Model (Rev. B)

SPRM328B.ZIP (19 KB) - BSDL Model
シミュレーション・モデル

OMAP-L137 ZKB IBIS Model (Rev. A)

SPRM333A.ZIP (176 KB) - IBIS Model
設計ツール

PROCESSORS-3P-SEARCH — Arm-based MPU, arm-based MCU and DSP third-party search tool

TI has partnered with companies to offer a wide range of software, tools, and SOMs using TI processors to accelerate your path to production. Download this search tool to quickly browse our third-party solutions and find the right third-party to meet your needs. The software, tools and modules (...)
リファレンス・デザイン

PR2084 — TPS650061 による OMAP-L132/OMAP-L137/OMAP-L138 への電源供給

This reference design presents a complete power solution and low-cost, discrete sequencing circuit for the OMAP-L132, OMAP-L137, and OMAP-L138 processors.
パッケージ ピン数 ダウンロード
BGA (ZKB) 256 オプションの表示

購入と品質

含まれる情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating/ リフローピーク温度
  • MTBF/FIT の推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

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サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

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