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製品の詳細

パラメータ

Technology Family AUP VCC (Min) (V) 0.8 VCC (Max) (V) 3.6 Channels (#) 1 Inputs per channel 2 IOL (Max) (mA) 4 IOH (Max) (mA) -4 Input type Standard CMOS Output type Push-Pull Features Partial Power Down (Ioff), Over-Voltage Tolerant Inputs, Very High Speed (tpd 5-10ns) Data rate (Max) (Mbps) 100 Rating Catalog Operating temperature range (C) -40 to 85 open-in-new その他の AND ゲート

パッケージ|ピン|サイズ

DSBGA (YFP) 6 1 mm² .8 x 1.2 DSBGA (YZP) 5 2 mm² .928 x 1.428 SOT-23 (DBV) 5 5 mm² 2.9 x 1.6 SOT-5X3 (DRL) 5 3 mm² 1.6 x 1.6 SOT-SC70 (DCK) 5 4 mm² 2 x 2.1 USON (DRY) 6 1 mm² 1.5 x 1 X2SON (DPW) 5 1 mm² .8 x .8 X2SON (DSF) 6 1 mm² 1 x 1 open-in-new その他の AND ゲート

特長

  • Available in the Ultra Small 0.64 mm2 Package
    (DPW) With 0.5-mm Pitch
  • Low Static-Power Consumption:
    ICC = 0.9 µA Maximum
  • Low Dynamic-Power Consumption:
    Cpd = 4.3 pF Typical at 3.3 V
  • Low Input Capacitance: Ci = 1.5 pF Typical
  • Low Noise: Overshoot and Undershoot
    <10% of VCC
  • Ioff Supports Live Insertion, Partial-Power-Down
    Mode, and Back Drive Protection
  • Schmitt-Trigger Action Allows Slow Input
    Transition and Better Switching Noise Immunity at
    the Input (Vhys = 250 mV Typical at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal
    Operation
  • tpd = 4.3 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications
  • Latch-Up Performance Exceeds 100 mA Per
    JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)
open-in-new その他の AND ゲート

概要

This single 2-input positive-AND gate is designed for 0.8-V to 3.6-V VCC operation and performs the Boolean function Y = A • B or Y = A\ + B\ in positive logic.

open-in-new その他の AND ゲート
ダウンロード

技術資料

= 主要な資料
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種類 タイトル 英語版のダウンロード 日付
* データシート SN74AUP1G08 Low-Power Single 2-Input Positive-AND Gate データシート 2016年 6月 17日
技術記事 How to keep your motor running safely 2020年 6月 4日
セレクション・ガイド Little Logic Guide 2014 2018年 7月 6日
アプリケーション・ノート Designing and Manufacturing with TI's X2SON Packages 2017年 8月 23日
セレクション・ガイド Logic Guide 2017年 6月 12日
アプリケーション・ノート How to Select Little Logic 2016年 7月 26日
セレクション・ガイド ロジック・ガイド (Rev. AA 翻訳版) 最新の英語版をダウンロード (Rev.AB) 2014年 11月 6日
アプリケーション・ノート Understanding Schmitt Triggers 2011年 9月 21日
アプリケーション・ノート Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ハードウェア開発

評価基板 ダウンロード
document-generic ユーザー・ガイド
$10.00
概要
Flexible EVM designed to support any device that has a DCK, DCT, DCU, DRL, or DBV package in a 5 to 8 pin count.
特長
  • Board design allows for versatility in evaluation
  • Supports a wide-range of logic devices

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SCEM405A.ZIP (65 KB) - IBIS Model
シミュレーション・モデル ダウンロード
SCEM690.ZIP (7 KB) - PSpice Model

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
DSBGA (YFP) 6 オプションの表示
DSBGA (YZP) 5 オプションの表示
SC70 (DCK) 5 オプションの表示
SON (DRY) 6 オプションの表示
SON (DSF) 6 オプションの表示
SOT-23 (DBV) 5 オプションの表示
SOT-5X3 (DRL) 5 オプションの表示
X2SON (DPW) 5 オプションの表示

購入と品質

サポートとトレーニング

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