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SN74LS280

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9 ビット、奇数 / 偶数パリティ・ジェネレータ / チェッカ

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製品詳細

Technology family LS Bits (#) 9 Rating Catalog Operating temperature range (°C) 0 to 70
Technology family LS Bits (#) 9 Rating Catalog Operating temperature range (°C) 0 to 70
PDIP (N) 14 181.42 mm² 19.3 x 9.4 SOIC (D) 14 51.9 mm² 8.65 x 6 SOP (NS) 14 79.56 mm² 10.2 x 7.8
  • Generates Either Odd or Even Parity for Nine Data Lines
  • Cascadable for n-Bits
  • Can Be Used to Upgrade Existing Systems using MSI Parity Circuits
  • Typical Data-to-Output Delay of Only 14 ns for 'S280 and 33 ns for 'LS280
  • Typical Power Dissipation:
    • 'LS280 … 80 mW
    • 'S280 … 335 mW

 

logic symbol

 
  • Generates Either Odd or Even Parity for Nine Data Lines
  • Cascadable for n-Bits
  • Can Be Used to Upgrade Existing Systems using MSI Parity Circuits
  • Typical Data-to-Output Delay of Only 14 ns for 'S280 and 33 ns for 'LS280
  • Typical Power Dissipation:
    • 'LS280 … 80 mW
    • 'S280 … 335 mW

 

logic symbol

 

These universal, monolithic, nine-bit parity generators/checkers utilize Schottky-clamped TTL high-performance circuitry and feature odd/even outputs to facilitate operation of either odd or even parity application. The word-length capability is easily expanded by cascading as shown under typical application data.

Series 54LS/74LS and Series 54S/74S parity generators/checkers offer the designer a trade-off between reduced power consumption and high performance. These devices can be used to upgrade the performance of most systems utilizing the '180 parity generator/checker. Although the 'LS280 and 'S280 are implemented without expander inputs, the corresponding function is provided by the availability of an input at pin 4 and the absence of any internal connection at pin 3. This permits the 'LS280 and 'S280 to be substituted for the '180 in existing designs to produce an identical function even if 'LS280's and 'S280's are mixed with existing '180's.

These devices are fully compatible with most other TTL circuits. All 'LS280 and 'S280 inputs are buffered to lower the drive requirements to one Series 54LS/74LS or Series 54S/74S standard load, respectively.

 

These universal, monolithic, nine-bit parity generators/checkers utilize Schottky-clamped TTL high-performance circuitry and feature odd/even outputs to facilitate operation of either odd or even parity application. The word-length capability is easily expanded by cascading as shown under typical application data.

Series 54LS/74LS and Series 54S/74S parity generators/checkers offer the designer a trade-off between reduced power consumption and high performance. These devices can be used to upgrade the performance of most systems utilizing the '180 parity generator/checker. Although the 'LS280 and 'S280 are implemented without expander inputs, the corresponding function is provided by the availability of an input at pin 4 and the absence of any internal connection at pin 3. This permits the 'LS280 and 'S280 to be substituted for the '180 in existing designs to produce an identical function even if 'LS280's and 'S280's are mixed with existing '180's.

These devices are fully compatible with most other TTL circuits. All 'LS280 and 'S280 inputs are buffered to lower the drive requirements to one Series 54LS/74LS or Series 54S/74S standard load, respectively.

 
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SN74LV123A アクティブ デュアル、再トリガ可能、モノステーブル・マルチバイブレータ Voltage range (2V to 5.5V), average drive strength (12mA), average propagation delay (9ns)

技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート 9-Bit Odd/Even Parity Generators/Checkers データシート 1988年 3月 1日
セレクション・ガイド Logic Guide (Rev. AB) 2017年 6月 12日
アプリケーション・ノート Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) 2015年 12月 2日
セレクション・ガイド ロジック・ガイド (Rev. AA 翻訳版) 最新英語版 (Rev.AB) 2014年 11月 6日
ユーザー・ガイド LOGIC Pocket Data Book (Rev. B) 2007年 1月 16日
アプリケーション・ノート Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日
アプリケーション・ノート TI IBIS File Creation, Validation, and Distribution Processes 2002年 8月 29日
アプリケーション・ノート Designing With Logic (Rev. C) 1997年 6月 1日
アプリケーション・ノート Designing with the SN54/74LS123 (Rev. A) 1997年 3月 1日
アプリケーション・ノート Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
アプリケーション・ノート Live Insertion 1996年 10月 1日

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板

14-24-logic-EVM 評価基板は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。

ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
パッケージ ピン数 ダウンロード
PDIP (N) 14 オプションの表示
SOIC (D) 14 オプションの表示
SOP (NS) 14 オプションの表示
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購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 材質成分
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

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