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製品の詳細

パラメータ

Bits (#) 8 Technology Family LV-A VCC (Min) (V) 2 VCC (Max) (V) 5.5 Input type CMOS Output type CMOS IOL (Max) (mA) 50 IOH (Max) (mA) -50 open-in-new その他の シフト・レジスタ

パッケージ|ピン|サイズ

SOIC (D) 16 59 mm² 9.9 x 6 SOP (NS) 16 80 mm² 10.2 x 7.8 SSOP (DB) 16 48 mm² 6.2 x 7.8 TSSOP (PW) 16 22 mm² 4.4 x 5 TSSOP (PW) 16 22 mm² 5 x 4.4 TVSOP (DGV) 16 23 mm² 3.6 x 6.4 VQFN (RGY) 16 14 mm² 4 x 3.5 open-in-new その他の シフト・レジスタ

特長

  • 2-V to 5.5-V VCC Operation
  • Max tpd of 10.5 ns at 5 V
  • Support Mixed-Mode Voltage Operation on All Ports
  • Ioff Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17
  • ESD Protection Exceeds JESD
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)
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概要

The ’LV165A devices are parallel-load, 8-bit shift registers designed for 2-V to 5.5-V VCC operation.

When the devices are clocked, data is shifted toward the serial output QH. Parallel-in access to each stage is provided by eight individual direct data inputs that are enabled by a low level at the shift/load (SH/LD) input. The ’LV165A devices feature a clock-inhibit function and a complemented serial output, QH.

Clocking is accomplished by a low-to-high transition of the clock (CLK) input while SH/LD is held high and clock inhibit (CLK INH) is held low. The functions of CLK and CLK INH are interchangeable. Since a low CLK and a low-to-high transition of CLK INH accomplishes clocking, CLK INH must be changed to the high level only while CLK is high. Parallel loading is inhibited when SH/LD is held high. The parallel inputs to the register are enabled while SH/LD is held low, independently of the levels of CLK, CLK INH, or SER.

These devices are fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the devices when they are powered down.

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ダウンロード

技術資料

= TI が選択したこの製品の主要ドキュメント
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種類 タイトル 英語版のダウンロード 日付
* データシート SNx4LV165A Parallel-Load 8-Bit Shift Registers データシート 2014年 1月 29日
アプリケーション・ノート Power-Up Behavior of Clocked Devices 2015年 2月 6日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ハードウェア開発

評価ボード ダウンロード
10
概要
This EVM is designed to support any logic device that has a D, DW, DB, NS, PW, P, N, or DGV package in a 14 to 24 pin count.
特長
  • Board design allows for versatility in evaluation
  • Supports a wide-range of logic devices
評価ボード ダウンロード
20
概要
Flexible EVM designed to support any logic or translation device that has a BQA, BQB, RGY (14-24 pin), RSV, RJW, or RHL package.
特長
  • Board design allows for versatility in evaluation
  • Supports a wide-range of logic and translation devices with included dual supply support
  • Board has 9 sections that can be broken apart for a smaller form factor

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SCEM132A.ZIP (15 KB) - IBIS Model

リファレンス・デザイン

リファレンス・デザイン ダウンロード
光学スイッチを使用する破損ワイヤ検出のリファレンス・デザイン
TIDA-01509 — This reference design shows a compact implementation of 16 isolated digital input channels using TI's ISO121x devices. The design is split into two groups of eight channels each. A broken wire detection can be executed using only one additional optical switch for each channel or two optical switches (...)
document-generic 回路
リファレンス・デザイン ダウンロード
Sub-1W、16 チャネル絶縁型デジタル入力モジュールのリファレンス・デザイン
TIDA-01508 — このリファレンス・デザインは TI の ISO121x デバイスを使用した 16 チャネル絶縁型デジタル入力のコンパクトな実装を実現します。絶縁型電源なしで動作し、各チャネルで最大 100kHz の入力信号(200kbit)をサポートします。16 チャネルの合計入力電力は 1W 未満で、コンパクトなレイアウトを可能にし、放熱も最小化します。
document-generic 回路

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
SO (NS) 16 オプションの表示
SOIC (D) 16 オプションの表示
SSOP (DB) 16 オプションの表示
TSSOP (PW) 16 オプションの表示
TVSOP (DGV) 16 オプションの表示
VQFN (RGY) 16 オプションの表示

購入と品質

サポートとトレーニング

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トレーニング・シリーズ

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ビデオ

関連ビデオ