SN74LV20A
- 2-V to 5.5-V VCC Operation
- Max tpd of 6 ns at 5 V
- Typical VOLP (Output Ground Bounce)
<0.8 V at VCC = 3.3 V, TA = 25°C - Typical VOHV (Output VOH Undershoot)
>>2.3 V at VCC = 3.3 V, TA = 25°C - Ioff Supports Partial-Power-Down Mode Operation
- Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
- ESD Protection Exceeds JESD 22
- 2000-V Human-Body Model (A114-A)
- 200-V Machine Model (A115-A)
- 1000-V Charged-Device Model (C101)
These dual 4-input positive-NAND gates are designed for 2-V to 5.5-V VCC operation.
The 'LV20A devices perform the Boolean function Y = (A B C D)\ or Y = A\ + B\ + C\ + D\ in positive logic.
These devices are fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the devices when they are powered down.
技術資料
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1 をすべて表示 種類 | タイトル | 最新の英語版をダウンロード | 日付 | |||
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* | データシート | SN54LV20A, SN74LV20A データシート (Rev. E) | 2005年 4月 22日 |
設計と開発
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評価ボード
14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板
14-24-logic-EVM 評価基板は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。
パッケージ | ピン数 | ダウンロード |
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SOIC (D) | 14 | オプションの表示 |
SOP (NS) | 14 | オプションの表示 |
SSOP (DB) | 14 | オプションの表示 |
TSSOP (PW) | 14 | オプションの表示 |
TVSOP (DGV) | 14 | オプションの表示 |
購入と品質
記載されている情報:
- RoHS
- REACH
- デバイスのマーキング
- リード端子の仕上げ / ボールの原材料
- MSL 定格 / ピーク リフロー
- MTBF/FIT 推定値
- 材質成分
- 認定試験結果
- 継続的な信頼性モニタ試験結果
記載されている情報:
- ファブの拠点
- 組み立てを実施した拠点