SN74LVC2G74

アクティブ

シングル・ポジティブ・エッジ・トリガ D タイプ・フリップ・フロップ、クリア/プリセット付

製品詳細

Number of channels 1 Technology family LVC Supply voltage (min) (V) 1.65 Supply voltage (max) (V) 5.5 Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 200 IOL (max) (mA) 32 IOH (max) (mA) -32 Supply current (max) (µA) 10 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 125 Rating Catalog
Number of channels 1 Technology family LVC Supply voltage (min) (V) 1.65 Supply voltage (max) (V) 5.5 Input type Standard CMOS Output type Push-Pull Clock frequency (max) (MHz) 200 IOL (max) (mA) 32 IOH (max) (mA) -32 Supply current (max) (µA) 10 Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Operating temperature range (°C) -40 to 125 Rating Catalog
DSBGA (YZP) 8 2.8125 mm² 2.25 x 1.25 SSOP (DCT) 8 11.8 mm² 2.95 x 4 VSSOP (DCU) 8 6.2 mm² 2 x 3.1
  • テキサス・インスツルメンツの NanoFree™ パッケージで提供
  • 5V VCC 動作をサポート
  • 5.5V までの入力電圧に対応
  • 最大 tpd 5.9ns (3.3 V時)
  • 低消費電力、最大 ICC:10µA
  • 3.3V で ±24mA の出力駆動能力
  • 標準 VOLP (出力グランド・バウンス) < 0.8V (VCC = 3.3V、TA = 25℃)
  • 標準 VOHV (出力 VOH アンダーシュート) > 2V (VCC = 3.3V、TA = 25℃)
  • Ioff により活線挿抜、部分的パワーダウン・モード、バック・ドライブ保護をサポート
  • JESD 78、Class II 準拠で 100mA 超のラッチアップ性能
  • JESD 22 を超える ESD 保護
    • 人体モデルで 2000V
    • マシン・モデルで 200V
    • 荷電デバイス・モデルで 1000V
  • テキサス・インスツルメンツの NanoFree™ パッケージで提供
  • 5V VCC 動作をサポート
  • 5.5V までの入力電圧に対応
  • 最大 tpd 5.9ns (3.3 V時)
  • 低消費電力、最大 ICC:10µA
  • 3.3V で ±24mA の出力駆動能力
  • 標準 VOLP (出力グランド・バウンス) < 0.8V (VCC = 3.3V、TA = 25℃)
  • 標準 VOHV (出力 VOH アンダーシュート) > 2V (VCC = 3.3V、TA = 25℃)
  • Ioff により活線挿抜、部分的パワーダウン・モード、バック・ドライブ保護をサポート
  • JESD 78、Class II 準拠で 100mA 超のラッチアップ性能
  • JESD 22 を超える ESD 保護
    • 人体モデルで 2000V
    • マシン・モデルで 200V
    • 荷電デバイス・モデルで 1000V

このシングル・ポジティブ・エッジ・トリガ D タイプ・フリップ・フロップは、1.65V~5.5V の VCC で動作するように設計されています。

ダイをパッケージとして使用する NanoFree™ パッケージ技術は、IC パッケージの概念を大きく覆すものです。

プリセット (PRE) またはクリア (CLR) 入力が Low レベルの場合、他の入力のレベルに関係なく、出力をセットまたはリセットします。PRECLR が非アクティブ (High) の場合、セットアップ時間の要件を満たすデータ (D) 入力のデータは、クロック (CLK) パルスの正方向エッジで出力 に転送されます。クロックのトリガは電圧レベルで発生し、クロック・パルスの立ち上がり時間とは直接関係しません。ホールド時間が経過した後、D 入力のデータは、出力のレベルに影響を及ぼさずに変化させることができます。

このデバイスは、Ioff を使用する部分的パワーダウン・アプリケーション用に完全に動作が規定されています。Ioff 回路が出力をディセーブルにするため、電源切断時にデバイスに電流が逆流して損傷に至ることを回避できます。

このシングル・ポジティブ・エッジ・トリガ D タイプ・フリップ・フロップは、1.65V~5.5V の VCC で動作するように設計されています。

ダイをパッケージとして使用する NanoFree™ パッケージ技術は、IC パッケージの概念を大きく覆すものです。

プリセット (PRE) またはクリア (CLR) 入力が Low レベルの場合、他の入力のレベルに関係なく、出力をセットまたはリセットします。PRECLR が非アクティブ (High) の場合、セットアップ時間の要件を満たすデータ (D) 入力のデータは、クロック (CLK) パルスの正方向エッジで出力 に転送されます。クロックのトリガは電圧レベルで発生し、クロック・パルスの立ち上がり時間とは直接関係しません。ホールド時間が経過した後、D 入力のデータは、出力のレベルに影響を及ぼさずに変化させることができます。

このデバイスは、Ioff を使用する部分的パワーダウン・アプリケーション用に完全に動作が規定されています。Ioff 回路が出力をディセーブルにするため、電源切断時にデバイスに電流が逆流して損傷に至ることを回避できます。

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
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アプリケーション・ノート CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
アプリケーション・ノート LVC Characterization Information 1996年 12月 1日
アプリケーション・ノート Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
アプリケーション・ノート Live Insertion 1996年 10月 1日
設計ガイド Low-Voltage Logic (LVC) Designer's Guide 1996年 9月 1日
アプリケーション・ノート Understanding Advanced Bus-Interface Products Design Guide 1996年 5月 1日

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

5-8-LOGIC-EVM — 5 ~ 8 ピンの DCK、DCT、DCU、DRL、DBV の各パッケージをサポートする汎用ロジックの評価基板 (EVM)

5 ~ 8 ピンで DCK、DCT、DCU、DRL、DBV の各パッケージを使用する多様なデバイスをサポートできる設計のフレキシブルな評価基板です。
ユーザー ガイド: PDF
シミュレーション・モデル

HSPICE MODEL OF SN74LVC2G74

SCEJ238.ZIP (91 KB) - HSpice Model
シミュレーション・モデル

SN74LVC2G74 IBIS Model

SCEM282.ZIP (51 KB) - IBIS Model
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設計ガイド: PDF
回路図: PDF
パッケージ ピン数 ダウンロード
DSBGA (YZP) 8 オプションの表示
SSOP (DCT) 8 オプションの表示
VSSOP (DCU) 8 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 材質成分
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報:
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

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