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製品の詳細

パラメータ

Arm CPU 0 Arm MHz (Max.) 0 DSP 1 C64x Operating system DSP/BIOS, VLX Video acceleration 1 VICP Video port (configurable) 5 16-Bit Dual-Ch On-chip L2 cache/RAM 256 KB(DSP) DRAM DDR2 PCI/PCIe 1 32-Bit [66 MHz] Ethernet MAC 0 USB 0 SPI 0 I2C 1 UART (SCI) 0 Operating temperature range (C) 0 to 90 Rating Catalog open-in-new その他の メディア・プロセッサとオーディオ・プロセッサ

パッケージ|ピン|サイズ

FCBGA (ZUT) 529 361 mm² 19 x 19 open-in-new その他の メディア・プロセッサとオーディオ・プロセッサ

特長

  • High-Performance Digital Media Processor
    • 720-MHz, 800-MHz, 900-MHz, 1.1-GHz C64x+™ Clock Rates
    • 1.39 ns (-720), 1.25 ns (-800), 1.11 ns (-900), 0.91 ns (-1100) Instruction Cycle Time
    • 5760, 6400, 7200, 8800 MIPS
    • Eight 32-Bit C64x+ Instructions/Cycle
    • Fully Software-Compatible With C64x/Debug
    • Commercial Temperature Ranges (-720, -900, and -1100 only)
    • Extended Temperature Ranges (-800 only)
    • Industrial Temperature Ranges (-720, -900, and -1100 only)
  • VelociTI.2™ Extensions to VelociTI™
    Advanced Very-Long-Instruction-Word (VLIW) TMS320C64x+™ DSP Core
    • Eight Highly Independent Functional Units With VelociTI.2 Extensions:
      • Six ALUs (32-/40-Bit), Each Supports Single 32-bit, Dual 16-bit, or Quad 8-bit Arithmetic per Clock Cycle
      • Two Multipliers Support Four 16 x 16-bit Multiplies (32-bit Results) per Clock Cycle or Eight 8 x 8-bit Multiplies (16-Bit Results) per Clock Cycle
    • Load-Store Architecture With Non-Aligned Support
    • 64 32-bit General-Purpose Registers
    • Instruction Packing Reduces Code Size
    • All Instructions Conditional
    • Additional C64x+™ Enhancements
      • Protected Mode Operation
      • Exceptions Support for Error Detection and Program Redirection
      • Hardware Support for Modulo Loop Auto-Focus Module Operation
  • C64x+ Instruction Set Features
    • Byte-Addressable (8-/16-/32-/64-bit Data)
    • 8-bit Overflow Protection
    • Bit-Field Extract, Set, Clear
    • Normalization, Saturation, Bit-Counting
    • VelociTI.2 Increased Orthogonality
    • C64x+ Extensions
      • Compact 16-bit Instructions
      • Additional Instructions to Support Complex Multiplies
  • C64x+ L1/L2 Memory Architecture
    • 256K-bit (32K-byte) L1P Program RAM/Cache [Direct Mapped]
    • 256K-bit (32K-byte) L1D Data RAM/Cache
      [2-Way Set-Associative]
    • 2M-bit/256K-byte (DM647) or 4M-Bit/512K-byte) (DM648) L2 Unified Mapped RAM/Cache [Flexible Allocation]
  • Supports Little Endian Mode Only
  • Five Configurable Video Ports
    • Providing a Glueless I/F to Common Video Decoder and Encoder Devices
    • Supports Multiple Resolutions/Video Standards
  • VCXO Interpolated Control Port (VIC)
    • Supports Audio/Video Synchronization
  • External Memory Interfaces (EMIFs)
    • 32-Bit DDR2 SDRAM Memory Controller With 512M-Byte Address Space (1.8-V I/O)
    • Asynchronous 16-Bit Wide EMIF (EMIFA)
      • Up to 128M-Byte Total Address Reach
      • 64M-Byte Address Reach per CE Space
    • Glueless Interface to Asynchronous Memories (SRAM, Flash, and EEPROM)
    • Synchronous Memories (SBSRAM and ZBT SRAM)
    • Supports Interface to Standard Sync Devices and Custom Logic (FPGA, CPLD, ASICs, etc.)
  • Enhanced Direct-Memory-Access (EDMA) Controller (64 Independent Channels)
  • 3-Port Gigabit Ethernet Switch Subsystem
  • Four 64-Bit General-Purpose Timers (Each Configurable as Two 32-Bit Timers)
  • One UART (With RTS and CTS Flow Control)
  • One 4-wire Serial Port Interface (SPI) With Two Chip-Selects
  • Master/Slave Inter-Integrated Circuit (I2C Bus™)
  • Multichannel Audio Serial Port (McASP)
    • Ten Serializers and SPDIF (DIT) Mode
  • 16/32-Bit Host-Port Interface (HPI)
  • Advanced Event Triggering (AET) Compatible
  • 32-Bit 33-/66-MHz, 3.3-V Peripheral Component Interconnect (PCI) Master/Slave Interface Conforms to PCI Specification 2.3
  • VLYNQ™ Interface (FPGA Interface)
  • On-Chip ROM Bootloader
  • Individual Power-Saving Modes
  • Flexible PLL Clock Generators
  • IEEE-1149.1 (JTAG™) Boundary-Scan-Compatible
  • 32 General-Purpose I/O (GPIO) Pins (Multiplexed With Other Device Functions)
  • Package:
    • 529-pin nFBGA (ZUT suffix)
    • 19x19 mm 0.8 mm pitch BGA
    • 0.09-µm/6-Level Cu Metal Process (CMOS)
  • 3.3-V and 1.8-V I/O, 1.2-V Internal (-720, -800, -900, -1100)
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概要

The TMS320C64x+™ DSPs (including the TMS320DM647/TMS320DM648 devices) are the highest-performance fixed-point DSP generation in the TMS320C6000™ DSP platform. The DM647, DM648 devices are based on the third-generation high-performance, advanced VelociTI™ very-long-instruction-word (VLIW) architecture developed by Texas Instruments (TI), making these DSPs an excellent choice for digital media applications. The C64x+™ devices are upward code-compatible from previous devices that are part of the C6000™ DSP platform. The C64x™ DSPs support added functionality and have an expanded instruction set from previous devices.

Any reference to the C64x DSP or C64x CPU also applies, unless otherwise noted, to the C64x+ DSP and C64x+ CPU, respectively.

With performance of up to 8800 million instructions per second (MIPS) at a clock rate of 1.1 GHz, the C64x+ core offers solutions to high-performance DSP programming challenges. The DSP core possesses the operational flexibility of high-speed controllers and the numerical capability of array processors. The C64x+ DSP core processor has 64 general-purpose registers of 32-bit word length and eight highly independent functional units—two multipliers for a 32-bit result and six arithmetic logic units (ALUs). The eight functional units include instructions to accelerate the performance in video and imaging applications. The DSP core can produce four 16-bit multiply-accumulates (MACs) per cycle for up to 4400 million MACs per second (MMACS), or eight 8-bit MACs per cycle for up tp 8800 MMACS. For more details on the C64x+ DSP, see the (literature number SPRU732).

The devices also have application-specific hardware logic, on-chip memory, and additional on-chip peripherals similar to the other C6000 DSP platform devices. The core uses a two-level cache-based architecture. The Level 1 program cache (L1P) is a 256K-bit direct mapped cache and the Level 1 data cache (L1D) is a 256K-bit 2-way set-associative cache. The Level 2 memory/cache (L2) consists of a 4M-bit (DM648) or 2M-bit (DM647) memory space that is shared between program and data space. L2 memory can be configured as mapped memory, cache, or combinations of the two.

The peripheral set includes five configurable 16-bit video port peripherals (VP0, VP1, VP2, VP3, and VP4). These video port peripherals provide a glueless interface to common video decoder and encoder devices. The video port peripherals support multiple resolutions and video standards (e.g., CCIR601, ITU-BT.656, BT.1120, SMPTE 125M, 260M, 274M, and 296M), a VCXO interpolated control port (VIC); a 1000 Mbps Ethernet Switch Subsystem with a management data input/output (MDIO) module and two SGMII ports (DM648) or one SGMII port (only DM647); a 4-bit transmit, 4-bit receive VLYNQ interface; an inter-integrated circuit (I2C) bus interface; a multichannel audio serial port (McASP) with ten serializers; four 64-bit general-purpose timers each configurable as two independent 32-bit timers; a user-configurable 16-bit or 32-bit host-port interface (HPI); 32 pins for general-purpose input/output (GPIO) with programmable interrupt/event generation modes, multiplexed with other peripherals; one UART; and two glueless external memory interfaces: a synchronous and asynchronous external memory interface (EMIFA) for slower memories/peripherals, and a higher DDR2 SDRAM interface.

The video port peripherals provide a glueless interface to common video decoder and encoder devices. The video port peripherals support multiple resolutions and video standards (e.g., CCIR601, ITU-BT.656, BT.1120, SMPTE 125M, 260M, 274M, and 296M).

The video port peripherals are configurable and can support either video capture and/or video display modes. Each video port consists of two channels (A and B) with a 5120-byte capture/display buffer that is splittable between the two channels.

For more details on the video port peripherals, see the (literature number SPRUEM1).

The management data input/output (MDIO) module continuously polls all 32 MDIO addresses to enumerate all PHY devices in the system.

The I2C and VLYNQ ports allow the device to easily control peripheral modules and/or communicate with host processors.

The rich peripheral set provides the ability to control external peripheral devices and communicate with external processors. For details on each of the peripherals, see the related sections later in this document and the associated peripheral reference guides.

The devices have a complete set of development tools. These include C compilers, a DSP assembly optimizer to simplify programming and scheduling, and a Windows™ debugger interface for visibility into source code execution.

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ダウンロード

No design support from TI available

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技術資料

= TI が選択したこの製品の主要ドキュメント
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種類 タイトル 英語版のダウンロード 日付
* データシート TMS320DM647/TMS320DM648 Digital Media Processors データシート 2012年 4月 10日
* エラッタ TMS320DM647, TMS320DM648 Digital Media Processors Silicon Errata 2011年 11月 1日
ユーザー・ガイド Emulation and Trace Headers Technical Reference Manual 2012年 8月 9日
アプリケーション・ノート Power Consumption Guide for the C66x 2011年 10月 6日
ユーザー・ガイド TMS320DM647/DM648 DSP Video Port/VCXO Interpolated Control (VIC) Port UG 2010年 11月 12日
アプリケーション・ノート TMS320DM647/8 Power Consumption Summary 2010年 1月 6日
アプリケーション・ノート Running a TMS320C64x+ Codec Across TMS320C64x+ Based DSP Platforms 2009年 9月 24日
ユーザー・ガイド TMS320DM647/DM648 DSP 3 Port Switch Ethernet Subsystem User's Guide 2009年 7月 14日
ユーザー・ガイド TMS320C6000 DSP Peripherals Overview Reference Guide 2009年 7月 2日
アプリケーション・ノート TMS320DM648/7 SoC Architecture and Throughput Overview 2009年 6月 12日
アプリケーション・ノート Using the TMS320DM647/DM648 Bootloader 2009年 6月 1日
ユーザー・ガイド TMS320DM647/DM648 DSP Subsystem User's Guide 2009年 4月 24日
ユーザー・ガイド TMS320DM647DM648 DSP 64-Bit Timer User's Guide 2009年 3月 10日
アプリケーション・ノート TMS320DM647/DM648 ブートローダの使用方法 (Rev. B 翻訳版) 最新の英語版をダウンロード (Rev.D) 2008年 12月 2日
その他の技術資料 TMS320C6000 高性能 DSP シリーズ プロダクト・ブリテン (Rev. B 翻訳版) 2008年 11月 17日
ユーザー・ガイド TMS320DM647/DM648 DSP Peripheral Component Interconnect User’s Guide 2008年 11月 11日
その他の技術資料 DaVinci Technology Overview Brochure 2008年 9月 27日
アプリケーション・ノート EDMA v2.0 to EDMA v3.0 (EDMA3) Migration Guide 2008年 8月 21日
アプリケーション・ノート Understanding TI’s PCB Routing Rule-Based DDR Timing Specification 2008年 7月 17日
アプリケーション・ノート TMS320DM64xx、TMS320DM64x、および TMS320C6000 デバイスにおける熱考察 英語版をダウンロード 2008年 5月 5日
ユーザー・ガイド TMS320DM647/DM648 DSP Host Port Interface (HPI) User's Guide 2008年 2月 16日
ユーザー・ガイド TMS320DM647/DM648 DSP エンハンスド DMA (EDMA3) コントローラ ユーザーズ・ガイド 2007年 12月 8日
ユーザー・ガイド TMS320DM647/DM648 DSP DDR2 Memory Controller User's Guide 2007年 10月 2日
ユーザー・ガイド TMS320DM647/DM648 DSP External Memory Interface (EMIF) User's Guide 2007年 10月 2日
ユーザー・ガイド TMS320DM647/DM648 DSP General-Purpose Input/Output (GPIO) User's Guide 2007年 10月 2日
ユーザー・ガイド TMS320DM647/DM648 DSP Inter-Integrated Circuit (I2C) Module User's Guide 2007年 10月 2日
ユーザー・ガイド TMS320DM647/DM648 DSP Multichannel Audio Serial Port (McASP) User's Guide 2007年 10月 2日
ユーザー・ガイド TMS320DM647/DM648 DSP Serial Peripheral Interface (SPI) User’s Guide 2007年 10月 2日
ユーザー・ガイド TMS320DM647/DM648 DSP Universal Asynchronous Receiver/Transmitter (UART) UG 2007年 10月 2日
その他の技術資料 DaVinci Newsletter - Fall 2007 Issue 2007年 8月 14日
ユーザー・ガイド TMS320DM647/DM648 INTC User's Guide 2007年 7月 31日
アプリケーション・ノート Migrating from TMS320DM642/3/1/0 to the TMS320DM648/7 Device 2007年 6月 7日
ユーザー・ガイド TMS320DM647/DM648 DSP (VLYNQ) User's Guide 2007年 6月 5日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ソフトウェア開発

アプリケーション・ソフトウェアとフレームワーク ダウンロード
マルチメディア・フレームワーク製品(MFP)- コーデック・エンジン、フレームワーク・コンポーネントおよび XDAIS
TMDMFP Multimedia Framework Products (MFP)

A major advantage of programmable DSPs over fixed-function devices is their ability to accelerate multiple multimedia functions in a single device. TI multimedia framework products are designed to enable users to easily share a DSP between algorithms by handling (...)

特長
Multimedia Framework Products (MFP) - Codec Engine and xDAIS Framework Components

Codec Engine - Codec Engine is a codec execution framework that automates the invocation and instantiation of eXpressDSP-compliant codecs and algorithms. Codec Engine can execute in ARM-only, ARM-DSP, or DSP-only (...)

デバッグ・プローブ ダウンロード
Spectrum Digital XDS200 USB エミュレータ
TMDSEMU200-U Spectrum Digital XDS200 は、TI のプロセッサを対象とする最新の XDS200 デバッグ・プローブ(エミュレータ)ファミリの最初のモデルです。XDS200 ファミリは、超低コストの XDS100 と高性能の XDS560v2 の間で、低コストと高性能の最適バランスを実現します。また、すべての XDS デバッグ・プローブは、ETB(Embedded Trace Buffer、組込みトレース・バッファ)を搭載したすべての ARM と DSP プロセッサに対し、コア・トレースとシステム・トレースをサポートしています。

Spectrum Digital XDS200 は、TI 20 ピン・コネクタ(TI 14 ピン、ARM 10 ピン、ARM 20 ピンを接続するための複数のアダプタ付属)とホスト側の USB 2.0 (...)

295
特長

XDS200 は、TI のプロセッサを対象とする最新の JTAG デバッグ・プローブ(エミュレータ)ファミリです。高い性能と一般的な機能を搭載した低コスト XDS100 と高性能 XDS560v2 の中間に位置する XDS200 は、TI のマイコン、プロセッサ、ワイヤレス・デバイスのデバッグのためのバランス重視のソリューションを提供します。

XDS200 は、販売開始から長い年月が経過している「XDS510」JTAG デバッガ・ファミリに比べ、データ・スループットが高いほか、ARM シリアル・ワイヤ・デバッグ・モードのサポート機能も追加しており、コスト低減を可能にします。

TI では開発ボードのスペース低減を推進しており、すべての XDS200 派生製品は、ターゲット接続用のプライマリ JTAG コネクティビティとして標準的な TI 20 ピン・コネクタを実装しています。この製品に加えて、すべての派生製品は、TI と ARM の標準的な JTAG ヘッダーに接続するためにモジュラー形式のターゲット構成アダプタも採用しています(付属するアダプタは、モデルによって異なります)。

XDS200 は、従来型の IEEE1149.1(JTAG)、IEEE1149.7(cJTAG)、ARM のシリアル・ワイヤ・デバッグ(SWD)とシリアル・ワイヤ出力(SWO)をサポートしており、+1.5V ~ 4.1V のインターフェイス・レベルで動作します。

IEEE1149.7 つまり Compact JTAG(cJTAG)は、従来型の JTAG を大幅に改良しており、2 本のピンだけで従来型のすべての機能をサポートします。また、TI のワイヤレス・コネクティビティ・マイコンでの利用も可能です。

シリアル・ワイヤ・デバッグ(SWD)とは、同じく 2 本のピンを使用して、JTAG より高速なクロック・レートでデータを転送するデバッグ・モードです。シリアル・ワイヤ出力(SWO)を使用する場合は、もう 1 本のピンを追加して、Cortex M4 マイコンで簡潔なトレース動作を実行することができます。

すべての XDS200 モデルは、ホストへの接続のために、USB2.0 ハイスピード(480Mbps)をサポートしており、一部のモデルではイーサネット 10/100Mbps もサポートしています。また、一部のモデルではターゲット・ボードでの消費電力監視をサポートしています。

XDS200 ファミリには、TI の (...)

デバッグ・プローブ ダウンロード
Blackhawk XDS560v2 システム・トレース USB エミュレータ
TMDSEMU560V2STM-U The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

995
特長

XDS560v2 is the latest variant of the XDS560 family of high-performance debug probes (emulators) for TI processors. With the fastest speeds and most features of the entire XDS family, XDS560v2 is the most comprehensive solution to debug TI microcontrollers, processors and wireless connectivity (...)

デバッグ・プローブ ダウンロード
Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット
TMDSEMU560V2STM-UE The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

1495
特長
  • XDS560v2 is the latest variant of the XDS560 family of high-performance debug probes (emulators) for TI processors. With the fastest speeds and most features of the entire XDS family, XDS560v2 is the most comprehensive solution to debug TI microcontrollers, processors and wireless connectivity (...)

ドライバとライブラリ ダウンロード
ビデオ/イメージング・コプロセッサ(VICP)シグナル・プロセッシング・ライブラリ
SPRC831 Texas Instruments VICP Signal processing library is a collection of highly tuned SW algorithms that execute on the VICP H/W accelerator. The library allows the application developer to effectively utilize the VICP performance without spending significant time in developing software for the (...)
特長
Download: VICP Signal Processing Library Archive
Version Windows Download Linux Download
v3.1.0 SPRC831d.zip SPRC847d.gz
v3.0.0 SPRC831c.zip SPRC847c.gz
v2.0.2 SPRC831b.zip SPRC847b.gz
v2.0.1 SPRC831a.zip SPRC847a.gz
ドライバとライブラリ ダウンロード
ソフトウェア・コーデック ダウンロード
コーデック - DM648 デバイス用(XDM v0.9)
DM648CODECS TI codecs are free, come with production licensing and are available for download now. All are production-tested for easy integration into your application. Click GET SOFTWARE button (above) to access the most recent, tested codec versions available. Datasheets and Release Notes are on that page, as (...)
特長

DM648 Codecs are optimized for use on TMS320DM648(tm) devices only. If you seek additional TI codecs, find those optimized for TI C64x+ core-based devices (i.e. most devices in the OMAP35x, C645x, C647x, DM646x, DM644x and DM643x families). For all additional TI codecs, go to Codecs Current (...)

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SPRM256A.ZIP (11 KB) - BSDL Model
シミュレーション・モデル ダウンロード
SPRM257A.ZIP (886 KB) - IBIS Model
シミュレーション・モデル ダウンロード
SPRM361.ZIP (11 KB) - BSDL Model
回路図 ダウンロード
SLVR319A.PDF (85 KB)

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
(CUT) 529 オプションの表示
FCBGA (ZUT) 529 オプションの表示

購入と品質

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください

TI 製品の品質、パッケージ、ご注文に関する質問は、TI サポートのページをご覧ください。

トレーニング・シリーズ

TI のトレーニングとビデオをすべて表示

ビデオ

関連ビデオ