TI-JESD204-IP

JESD204 rapid design IP (迅速設計知的財産) は、良好に動作する JESD204 システムを FPGA エンジニアが開発する際に、迅速な経路をたどれる設計を採用しています。この IP は、ダウンストリーム (下流) のデジタル処理と他のアプリケーション・ロジックを、性能とタイミングに関する JESD204 プロトコルの重要な制約の大半から分離できるアーキテクチャを採用しています。この IP は、ファームウェア開発に費やす期間を短縮し、FPGA の統合を平易化できるように設計者を支援します。

JESD204 rapid design IP (迅速設計知的財産) は、TI の高速データ・コンバータと組み合わせて使用する場合はロイヤリティ・フリーで提供されます。TI は、特定の FPGA プラットフォームと TI のデータ・コンバータ JMODE の間での使用に合わせてカスタマイズした初期リンクの構成を通じて、開発ユーザーを支援しています。TI は、この IP のテストを終えて展開する準備ができた段階で、セキュア・ダウンロード・リンクを経由してこの IP を提供します。

JESD204 rapid design IP は、以下の各 FPGA ファミリをサポートします。

• Xilinx® Virtex™ UltraScale™ と UltraScale+™
• Xilinx Kintex™ UltraScale と UltraScale+
• Xilinx Zynq™ UltraScale+ と Zynq UltraScale+ (Auto) (車載グレード)
• Xilinx Artix™ 7 と Artix 7 (Auto) (車載グレード)
• Xilinx Virtex 7
• Xilinx Kintex 7 と Kintex 7 (Auto) (車載グレード)
• Xilinx Zynq7000 と Zynq7000 (Auto) (車載グレード)

開発を開始

JESD204 rapid design IP を使用して開発を開始する方法：

• ステップ 1：TI のいずれかの高速データ・コンバータ、JESD204 のモード、開発システムで使用する FPGA を選定
• ステップ 2：JESD204 rapid design IP を請求

• JEDEC の JESD204A/B/C の各プロトコルとの互換性あり
• サブクラス 1 の確定的待ち時間とマルチデバイス同期機能をサポート
• サポート対象のレーン・レート
• 8b/10b モードで最大 16.375Gbps
• 64b/66b モードで最大 20Gbps
• プロトコル関連のすべてのエラーに関する検出機能と報告機能をサポート
• 内蔵のトランスポート層は、レーンのデータをサンプリング・データに変換 (HD モードではサポートしない)
• FPGA 内部でロジックとメモリのフットプリントを最適化済みであり、アプリケーション・ロジック向けのリソースを解放 (また、該当する場合は、FPGA の小型化や低コスト化に貢献)
• ラインのレートに対して非同期であるクロック・レートでデータをエクスポートするなど、斬新な設計機能を搭載