Xilinx FPGA 向けクロック・ソリューション

FPGA ではクロック・レートの上昇と、高速 SerDes の集積度の向上が続いており、高性能でフレキシブルなクロックの必要性がこれまで以上に高まっています。 現在の FPGA では、クロックのタイミング誤差の大幅低減のためには、レーンあたり 20Gbps を超える高速データ転送と 1GHz を超えるコア・クロック・レートをサポートする必要があります。

TI は、低ノイズ・クロック・ジッタ・クリーナ、ジェネレータ、バッファの幅広い製品ラインアップに加え、多くのアプリケーション環境で優れたフレキシビリティを実現する、多様なソフトウェア・プログラマブル EEPROM や、ピンモード構成可能なクロックを提供しており、こうした新たなニーズへの対応を可能にしています。

製品ラインアップの主な特長：

• 超低ノイズから低消費電力まで、多岐にわたるニーズに対応したクロック・バッファ
  • 25fs RMS 未満の最小の付加ノイズを実現
  • ピン・プログラマブル出力によって最大のフレキシビリティ
• 水晶振動子や発振器を代替できるクロック・ジェネレータ
  • 100fs RMS の業界最小のジッタにより制約が厳しいプロトロコルに対応可能（10GbE、XAUII、FC、SATA/SAS など）
  • コンシューマ向けおよび産業用アプリケーションに対応した低消費電力マルチ PLL クロックを提供
• 性能を最大限に高めるクロック・ジッタ・クリーナ/アッテネータ
  • 50fs RMS 未満の業界最小のジッタを実現
  • カスケード PLL アーキテクチャによりソリューション全体の BOM コストを最小化
• 開発期間を短縮する WEBENCH^® Clock Architect
  • 要件の入力か、あるいは推奨ソリューションの選択により設計のシミュレーションを実行
  • 最適化された総合的なクロック・ツリーを迅速に実現

Xilinx 向け推奨クロック