Altera FPGA 向けアナログ
テキサス・インスツルメンツは Altera® FPGA および CPLD に関するアナログ・ソリューションについて承認試験済みのたベンダです。 TI は Altera® と緊密な連携により、幅広いアプリケーションに対応する最適なパワー・マネージメント、クロック製品、データ・コンバータなどのアナログ・ソリューションを提供しています。
Analog for Altera® FPGAs（英語）
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Altera FPGA 向けクロック・ソリューション
FPGA のクロック・レートの上昇と、高速 SerDes 集積の増加が続くなかで、高性能でフレキシブルなクロックの必要性がこれまでになく高まっています。 今日の FPGA は、クロックのタイミング誤差の大幅な低減のため、レーンあたり 20Gbps 強の高速データ転送と 1GHz 強のコア・クロック・レートをサポートする必要があります。
TI は、低ノイズのクロック・ジッタ・クリーナ、ジェネレータ、バッファの幅広い製品ラインアップに加え、多くのアプリケーション環境で優れたフレキシビリティを実現する、多様なソフトウェア・プログラマブル EEPROM や、ピンモードが構成可能なクロックを提供することにより、こうしたニーズに対応しています。
製品ラインアップの主な特長：
- 超低ノイズから低消費電力まで、多岐にわたるクロック・バッファ
- 25fs RMS 未満の最小の付加ノイズを実現
- ピン・プログラマブル出力によって最大のフレキシビリティ
- 水晶振動子や発振器の代替が可能なクロック・ジェネレータ
- 100fs RMS の業界最小のジッタにより制約が厳しいプロトロコルに対応可能（10GbE、XAUII、FC、SATA/SAS など）
- コンシューマ向けおよび産業用アプリケーションに対応した低消費電力のマルチ PLL クロックを提供
- 性能を最大化するクロック・ジッタ・クリーナ/アッテネータ
- 50fs RMS 未満の業界最小のジッタを実現
- カスケード PLL アーキテクチャによりソリューション全体の BOM を最小化
- 開発期間を短縮する WEBENCH® Clock Architect
- 要件の入力か、推奨ソリューションの選択により設計のシミュレーションを実行
- 最適化された総合的なクロック・ツリーを迅速に実現
Altera の Arria V プラットフォーム上で動作する、JESD204B 向けの初のクロック・ジッタ・クリーナである超低ノイズの LMK04828 の詳細をご覧ください。
Altera 向け推奨クロック
| 周波数（MHz） | 出力方式 | 特長 | 推奨クロック |
|---|---|---|---|
| Arria - V | |||
| 125 | LVDS | RMS ジッタの低減、フレキシブルな周波数生成、出力の向上、BOM の低減 | CDCM6208 |
| 25 | |||
| 50 | LVCMOS | ||
| 125/409.6/156.25/100 | LVDS | RMS ジッタの低減、フレキシブルな周波数生成、出力の向上 | |
| 100 | LVDS | CDCLVD1204 | |
| 125 | LVDS | ジッタの低減、フレキシブルな出力、消費電力の低減 | LMK00304 |
| Cyclone - V | |||
| 50/25/100 | CMOS | RMS ジッタの低減、フレキシブルな周波数生成、出力の向上 | CDCM6208 |
| 125 | LVDS | ||
| Stratix - V | |||
| 625/875/644.53/706.25 | LVDS | 最小の追加ジッタ、フレキシブルな出力（LVDS、LVPECL、HCSL）、低消費電力、高動作時周波数 | LMK00306 |
| 50 | LVCMOS | RMS ジッタの低減、フレキシブルな周波数生成、出力の向上 | CDCM6208 |
| 25/100/125/200 | LVDS/LVPECL | ||
| 50 | 最小の追加ジッタ、高動作時周波数 | CDCLVC1104 | |
| 25/100/125/200 | HCSL | 超低ジッタ、フレキシブルな出力（LVPECL、LVDS、LVCMOS、HCSL）、PCIe Gen 1/2/3 | CDCM9102 |
