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製品の詳細

パラメータ

DSP 1 C674x Operating systems Linux, SYS/BIOS On-chip L2 cache/RAM 256 KB (DSP) Other on-chip memory 128 KB Total on-chip memory (KB) 448 DRAM LPDDR, DDR2 Ethernet MAC 10/100 Serial I/O McASP, McBSP, SPI, I2C, UART, SATA SPI 2 I2C 2 USB 2 Arm MHz (Max.) 345 Arm CPU 1 Arm9 Display type 1 Video port (configurable) 1 UART (SCI) 3 Operating temperature range (C) -55 to 125 Rating HiRel Enhanced Product open-in-new その他の C6000 DSP + Arm プロセッサ

パッケージ|ピン|サイズ

NFBGA (GWT) 361 256 mm² 16 x 16 open-in-new その他の C6000 DSP + Arm プロセッサ

特長

  • Highlights
    • Dual Core SoC
      • 345-MHz ARM926EJ-S™ RISC MPU
      • 345-MHz C674x Fixed/Floating-Point VLIW DSP
    • Supports TI’s Basic Secure Boot
    • Enhanced Direct-Memory-Access Controller (EDMA3)
    • Serial ATA (SATA) Controller
    • DDR2/Mobile DDR Memory Controller
    • Two Multimedia Card (MMC)/Secure Digital (SD) Card Interface
    • LCD Controller
    • Video Port Interface (VPIF)
    • 10/100 Mb/s Ethernet MAC (EMAC)
    • Programmable Real-Time Unit Subsystem
    • Three Configurable UART Modules
    • USB 1.1 OHCI (Host) With Integrated PHY
    • One Multichannel Audio Serial Port
    • Two Multichannel Buffered Serial Ports
  • Dual Core SoC
    • 345-MHz ARM926EJ-S™ RISC MPU
    • 345-MHz C674x Fixed/Floating-Point VLIW DSP
  • ARM926EJ-S Core
    • 32-Bit and 16-Bit (Thumb®) Instructions
    • DSP Instruction Extensions
    • Single Cycle MAC
    • ARM® Jazelle® Technology
    • EmbeddedICE-RT™ for Real-Time Debug
  • ARM9 Memory Architecture
    • 16K-Byte Instruction Cache
    • 16K-Byte Data Cache
    • 8K-Byte RAM (Vector Table)
    • 64K-Byte ROM
  • C674x™ Instruction Set Features
    • Superset of the C67x+™ and C64x+™ ISAs
    • Up to 3648/2746 C674x MIPS/MFLOPS
    • Byte-Addressable (8-/16-/32-/64-Bit Data)
    • 8-Bit Overflow Protection
    • Bit-Field Extract, Set, Clear
    • Normalization, Saturation, Bit-Counting
    • Compact 16-Bit Instructions
  • C674x Two Level Cache Memory Architecture
    • 32K-Byte L1P Program RAM/Cache
    • 32K-Byte L1D Data RAM/Cache
    • 256K-Byte L2 Unified Mapped RAM/Cache
    • Flexible RAM/Cache Partition (L1 and L2)
  • Enhanced Direct-Memory-Access Controller 3 (EDMA3):
    • 2 Channel Controllers
    • 3 Transfer Controllers
    • 64 Independent DMA Channels
    • 16 Quick DMA Channels
    • Programmable Transfer Burst Size
  • TMS320C674x Floating-Point VLIW DSP Core
    • Load-Store Architecture With Non-Aligned Support
    • 64 General-Purpose Registers (32 Bit)
    • Six ALU (32-/40-Bit) Functional Units
      • Supports 32-Bit Integer, SP (IEEE Single Precision/32-Bit)
        and DP (IEEE Double Precision/64-Bit) Floating Point
      • Supports up to Four SP Additions Per Clock, Four DP
        Additions Every 2 Clocks
      • Supports up to Two Floating Point (SP or DP)
        Reciprocal Approximation (RCPxP) and Square-Root Reciprocal
        Approximation (RSQRxP) Operations Per Cycle
    • Two Multiply Functional Units
      • Mixed-Precision IEEE Floating Point
        Multiply Supported up to:
        • 2 SP x SP → SP Per Clock
        • 2 SP x SP → DP Every Two Clocks
        • 2 SP x DP → DP Every Three Clocks
        • 2 DP x DP → DP Every Four Clocks
      • Fixed Point Multiply Supports Two 32 × 32-Bit Multiplies,
        Four 16 × 16-Bit Multiplies, or Eight 8 × 8-Bit
        Multiplies per Clock Cycle, and Complex Multiples
    • Instruction Packing Reduces Code Size
    • All Instructions Conditional
    • Hardware Support for Modulo Loop Operation
    • Protected Mode Operation
    • Exceptions Support for Error Detection and Program Redirection
  • Software Support
    • TI DSP/BIOS™
    • Chip Support Library and DSP Library
  • 128K-Byte RAM Shared Memory
  • 1.8V or 3.3V LVCMOS IOs (except for USB and DDR2 interfaces)
  • Two External Memory Interfaces:
    • EMIFA
      • NOR (8-/16-Bit-Wide Data)
      • NAND (8-/16-Bit-Wide Data)
      • 16-Bit SDRAM With 128 MB Address Space
    • DDR2/Mobile DDR Memory Controller
      • 16-Bit DDR2 SDRAM With 512 MB Address Space or
      • 16-Bit mDDR SDRAM With 256 MB Address Space
    • Three Configurable 16550 type UART Modules:
      • With Modem Control Signals
      • 16-byte FIFO
      • 16x or 13x Oversampling Option
    • LCD Controller
    • Two Serial Peripheral Interfaces (SPI) Each With Multiple Chip-Selects
    • Two Multimedia Card (MMC)/Secure Digital (SD) Card Interface with
      Secure Data I/O (SDIO) Interfaces
    • Two Master/Slave Inter-Integrated Circuit (I2C Bus™)
    • One Host-Port Interface (HPI) With 16-Bit-Wide Muxed Address/Data Bus
      For High Bandwidth
    • Programmable Real-Time Unit Subsystem (PRUSS)
      • Two Independent Programmable Realtime Unit (PRU) Cores
        • 32-Bit Load/Store RISC architecture
        • 4K Byte instruction RAM per core
        • 512 Bytes data RAM per core
        • PRU Subsystem (PRUSS) can be disabled via software to save power
        • Register 30 of each PRU is exported from the subsystem in addition to the
          normal R31 output of the PRU cores.
      • Standard power management mechanism
        • Clock gating
        • Entire subsystem under a single PSC clock gating domain
      • Dedicated interrupt controller
      • Dedicated switched central resource
    • USB 1.1 OHCI (Host) With Integrated PHY (USB1)
    • USB 2.0 OTG Port With Integrated PHY (USB0)
      • USB 2.0 High-/Full-Speed Client
      • USB 2.0 High-/Full-/Low-Speed Host
      • End Point 0 (Control)
      • End Points 1,2,3,4 (Control, Bulk, Interrupt or ISOC) Rx and Tx
    • One Multichannel Audio Serial Port:
      • Two Clock Zones and 16 Serial Data Pins
      • Supports TDM, I2S, and Similar Formats
      • DIT-Capable
      • FIFO buffers for Transmit and Receive
    • Two Multichannel Buffered Serial Ports:
      • Supports TDM, I2S, and Similar Formats
      • AC97 Audio Codec Interface
      • Telecom Interfaces (ST-Bus, H100)
      • 128-channel TDM
      • FIFO buffers for Transmit and Receive
    • 10/100 Mb/s Ethernet MAC (EMAC):
      • IEEE 802.3 Compliant
      • MII Media Independent Interface
      • RMII Reduced Media Independent Interface
      • Management Data I/O (MDIO) Module
    • Video Port Interface (VPIF):
      • Two 8-bit SD (BT.656), Single 16-bit or Single Raw (8-/10-/12-bit)
        Video Capture Channels
      • Two 8-bit SD (BT.656), Single 16-bit Video Display Channels
    • Universal Parallel Port (uPP):
      • High-Speed Parallel Interface to FPGAs and Data Converters
      • Data Width on Each of Two Channels is 8- to 16-bit Inclusive
      • Single Data Rate or Dual Data Rate Transfers
      • Supports Multiple Interfaces with START, ENABLE and WAIT Controls
    • Serial ATA (SATA) Controller:
      • Supports SATA I (1.5 Gbps) and SATA II (3.0 Gbps)
      • Supports all SATA Power Management Features
      • Hardware-Assisted Native Command Queueing (NCQ) for up to 32 Entries
      • Supports Port Multiplier and Command-Based Switching
    • Real-Time Clock With 32 KHz Oscillator(1) and Separate Power Rail
    • Three 64-Bit General-Purpose Timers (Each Configurable as Two 32-Bit Timers)
    • One 64-bit General-Purpose/Watchdog Timer (Configurable as Two 32-bit General-Purpose Timers)
    • Two Enhanced Pulse Width Modulators (eHRPWM):
      • Dedicated 16-Bit Time-Base Counter With Period And Frequency Control
      • 6 Single Edge, 6 Dual Edge Symmetric or 3 Dual Edge Asymmetric Outputs
      • Dead-Band Generation
      • PWM Chopping by High-Frequency Carrier
      • Trip Zone Input
    • Three 32-Bit Enhanced Capture Modules (eCAP):
      • Configurable as 3 Capture Inputs or 3 Auxiliary Pulse Width Modulator (APWM) outputs
      • Single Shot Capture of up to Four Event Time-Stamps
    • 361-Ball SnPb Plastic Ball Grid Array (PBGA) [GWT Suffix], 0.80-mm Ball Pitch
    • Available in Military (-55°C to 125°C) Temperature Range

    Supports Defense, Aerospace, and Medical Applications

    • Controlled Baseline
    • One Assembly/Test Site
    • One Fabrication Site
    • Available in Extended (–55°C/125°C) Temperature Range
    • Extended Product Life Cycle
    • Extended Product-Change Notification
    • Product Traceability

    (1) Crystal oscillator cannot be operated beyond 105°C.

open-in-new その他の C6000 DSP + Arm プロセッサ

概要

The OMAPL138B C6-Integra™ DSP+ARM® processor is a low-power applications processor based on an ARM926EJ-S™ and a C674x DSP core. It provides significantly lower power than other members of the TMS320C6000™ platform of DSPs.

The device enables OEMs and ODMs to quickly bring to market devices featuring robust operating systems support, rich user interfaces, and high processing performance life through the maximum flexibility of a fully integrated mixed processor solution.

The dual-core architecture of the device provides benefits of both DSP and Reduced Instruction Set Computer (RISC) technologies, incorporating a high-performance TMS320C674x DSP core and an ARM926EJ-S core.

The ARM926EJ-S is a 32-bit RISC processor core that performs 32-bit or 16-bit instructions and processes 32-bit, 16-bit, or 8-bit data. The core uses pipelining so that all parts of the processor and memory system can operate continuously.

The ARM core has a coprocessor 15 (CP15), protection module, and Data and program Memory Management Units (MMUs) with table look-aside buffers. It has separate 16K-byte instruction and 16K-byte data caches. Both are four-way associative with virtual index virtual tag (VIVT). The ARM core also has a 8KB RAM (Vector Table) and 64KB ROM.

The device DSP core uses a two-level cache-based architecture. The Level 1 program cache (L1P) is a 32KB direct mapped cache and the Level 1 data cache (L1D) is a 32KB 2-way set-associative cache. The Level 2 program cache (L2P) consists of a 256KB memory space that is shared between program and data space. L2 memory can be configured as mapped memory, cache, or combinations of the two. Although the DSP L2 is accessible by ARM and other hosts in the system, an additional 128KB RAM shared memory is available for use by other hosts without affecting DSP performance.

For security enabled devices, TI’s Basic Secure Boot allows users to protect proprietary intellectual property and prevents external entities from modifying user-developed algorithms. By starting from a hardware-based “root-of-trust”, the secure boot flow guarantees a known good starting point for code execution. By default, the JTAG port is locked down to prevent emulation and debug attacks but can be enabled during the secure boot process during application development. The boot modules themselves are encrypted while sitting in external non-volatile memory, such as flash or EEPROM, and are decrypted and authenticated when loaded during secure boot. This protects the users’ IP and enables them to securely set up the system and begin device operation with known, trusted code. Basic Secure Boot utilizes either SHA-1 or SHA-256, and AES-128 for boot image validation. It also uses AES-128 for boot image encryption. The secure boot flow employs a multi-layer encryption scheme which not only protects the boot process but offers the ability to securely upgrade boot and application software code. A 128-bit device-specific cipher key, known only to the device and generated using a NIST-800-22 certified random number generator, is used to protect user encryption keys. When an update is needed, the customer creates a new encrypted image using its encryption keys. Then the device can acquire the image via an external interface, such as Ethernet, and overwrite the existing code. For more details on the supported security features or TI’s Basic Secure Boot, refer to the TMS320C674x/OMAP-L1x Processor Security User’s Guide (SPRUGQ9).

The peripheral set includes: a 10/100 Mb/s Ethernet MAC (EMAC) with a Management Data Input/Output (MDIO) module; one USB2.0 OTG interface; one USB1.1 OHCI interface; two inter-integrated circuit (I2C) Bus interfaces; one multichannel audio serial port (McASP) with 16 serializers and FIFO buffers; two multichannel buffered serial ports (McBSP) with FIFO buffers; two SPI interfaces with multiple chip selects; four 64-bit general-purpose timers each configurable (one configurable as watchdog); a configurable 16-bit host port interface (HPI) ; up to 9 banks of 16 pins of general-purpose input/output (GPIO) with programmable interrupt/event generation modes, multiplexed with other peripherals; three UART interfaces (each with RTS and CTS); two enhanced high-resolution pulse width modulator (eHRPWM) peripherals; 3 32-bit enhanced capture (eCAP) module peripherals which can be configured as 3 capture inputs or 3 auxiliary pulse width modulator (APWM) outputs; and 2 external memory interfaces: an asynchronous and SDRAM external memory interface (EMIFA) for slower memories or peripherals, and a higher speed DDR2/Mobile DDR controller.

The Ethernet Media Access Controller (EMAC) provides an efficient interface between the device and a network. The EMAC supports both 10Base-T and 100Base-TX, or 10 Mbits/second (Mbps) and 100 Mbps in either half- or full-duplex mode. Additionally an Management Data Input/Output (MDIO) interface is available for PHY configuration. The EMAC supports both MII and RMII interfaces.

The SATA controller provides a high-speed interface to mass data storage devices. The SATA controller supports both SATA I (1.5 Gbps) and SATA II (3.0 Gbps).

The Universal Parallel Port (uPP) provides a high-speed interface to many types of data converters, FPGAs or other parallel devices. The UPP supports programmable data widths between 8- to 16-bits on each of two channels. Single-data rate and double-data rate transfers are supported as well as START, ENABLE and WAIT signals to provide control for a variety of data converters.

A Video Port Interface (VPIF) is included providing a flexible video input/output port.

The rich peripheral set provides the ability to control external peripheral devices and communicate with external processors. For details on each of the peripherals, see the related sections later in this document and the associated peripheral reference guides.

The device has a complete set of development tools for the ARM and DSP. These include C compilers, a DSP assembly optimizer to simplify programming and scheduling, and a Windows™ debugger interface for visibility into source code execution.

open-in-new その他の C6000 DSP + Arm プロセッサ
ダウンロード

技術資料

= 主要な資料
結果が見つかりませんでした。検索条件をクリアして、もう一度検索を行ってください。 すべて表示 11
種類 タイトル 英語版のダウンロード 日付
* データシート OMAPL138B-EP C6000 DSP+ARM® Processor データシート 2013年 4月 12日
* エラッタ OMAP-L138 C6000 DSP+ARM Processor (Revs 2.3, 2.1, 2.0, 1.1, & 1.0) Errata 2014年 3月 21日
アプリケーション・ノート Processor SDK RTOS Audio Benchmark Starterkit 2017年 4月 12日
ユーザー・ガイド OMAP-L138 C6000 DSP+ARM Processor Technical Reference Manual 2016年 8月 11日
VID OMAPL138B-EP VID V6212605 2016年 6月 21日
アプリケーション・ノート nFBGA Packaging 2015年 11月 13日
アプリケーション・ノート Plastic Ball Grid Array [PBGA] Application Note 2015年 8月 13日
放射線と信頼性レポート OMAPL138BGWTMEP Reliability Report 2013年 9月 5日
放射線と信頼性レポート OMAPL138BGWTA3R Reliability Report 2012年 2月 6日
アプリケーション・ノート Power Consumption Guide for the C66x 2011年 10月 6日
ホワイト・ペーパー Middleware/Firmware design challenges due to dynamic raw NAND market 2011年 5月 19日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ソフトウェア開発

デバッグ・プローブ ダウンロード
Spectrum Digital XDS200 USB エミュレータ
TMDSEMU200-U Spectrum Digital XDS200 は、TI のプロセッサを対象とする最新の XDS200 デバッグ・プローブ(エミュレータ)ファミリの最初のモデルです。XDS200 ファミリは、超低コストの XDS100 と高性能の XDS560v2 の間で、低コストと高性能の最適バランスを実現します。また、すべての XDS デバッグ・プローブは、ETB(Embedded Trace Buffer、組込みトレース・バッファ)を搭載したすべての ARM と DSP プロセッサに対し、コア・トレースとシステム・トレースをサポートしています。

Spectrum Digital XDS200 は、TI 20 ピン・コネクタ(TI 14 ピン、ARM 10 ピン、ARM 20 ピンを接続するための複数のアダプタ付属)とホスト側の USB 2.0 (...)

$295.00
特長

XDS200 は、TI のプロセッサを対象とする最新の JTAG デバッグ・プローブ(エミュレータ)ファミリです。高い性能と一般的な機能を搭載した低コスト XDS100 と高性能 XDS560v2 の中間に位置する XDS200 は、TI のマイコン、プロセッサ、ワイヤレス・デバイスのデバッグのためのバランス重視のソリューションを提供します。

XDS200 は、販売開始から長い年月が経過している「XDS510」JTAG デバッガ・ファミリに比べ、データ・スループットが高いほか、ARM シリアル・ワイヤ・デバッグ・モードのサポート機能も追加しており、コスト低減を可能にします。

TI では開発ボードのスペース低減を推進しており、すべての XDS200 派生製品は、ターゲット接続用のプライマリ JTAG コネクティビティとして標準的な TI 20 ピン・コネクタを実装しています。この製品に加えて、すべての派生製品は、TI と ARM の標準的な JTAG ヘッダーに接続するためにモジュラー形式のターゲット構成アダプタも採用しています(付属するアダプタは、モデルによって異なります)。

XDS200 は、従来型の IEEE1149.1(JTAG)、IEEE1149.7(cJTAG)、ARM のシリアル・ワイヤ・デバッグ(SWD)とシリアル・ワイヤ出力(SWO)をサポートしており、+1.5V ~ 4.1V のインターフェイス・レベルで動作します。

IEEE1149.7 つまり Compact JTAG(cJTAG)は、従来型の JTAG を大幅に改良しており、2 本のピンだけで従来型のすべての機能をサポートします。また、TI のワイヤレス・コネクティビティ・マイコンでの利用も可能です。

シリアル・ワイヤ・デバッグ(SWD)とは、同じく 2 本のピンを使用して、JTAG より高速なクロック・レートでデータを転送するデバッグ・モードです。シリアル・ワイヤ出力(SWO)を使用する場合は、もう 1 本のピンを追加して、Cortex M4 マイコンで簡潔なトレース動作を実行することができます。

すべての XDS200 モデルは、ホストへの接続のために、USB2.0 ハイスピード(480Mbps)をサポートしており、一部のモデルではイーサネット 10/100Mbps もサポートしています。また、一部のモデルではターゲット・ボードでの消費電力監視をサポートしています。

XDS200 ファミリには、TI の (...)

デバッグ・プローブ ダウンロード
Blackhawk XDS560v2 システム・トレース USB エミュレータ
TMDSEMU560V2STM-U The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

$995.00
特長

XDS560v2 is the latest variant of the XDS560 family of high-performance debug probes (emulators) for TI processors. With the fastest speeds and most features of the entire XDS family, XDS560v2 is the most comprehensive solution to debug TI microcontrollers, processors and wireless connectivity (...)

デバッグ・プローブ ダウンロード
Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット
TMDSEMU560V2STM-UE The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

$1,495.00
特長
  • XDS560v2 is the latest variant of the XDS560 family of high-performance debug probes (emulators) for TI processors. With the fastest speeds and most features of the entire XDS family, XDS560v2 is the most comprehensive solution to debug TI microcontrollers, processors and wireless connectivity (...)

ドライバとライブラリ ダウンロード
DSP 演算ライブラリ、浮動小数点デバイス用
MATHLIB — The Texas Instruments math library is an optimized floating-point math function library for C programmers using TI floating point devices. These routines are typically used in computationally intensive real-time applications where optimal execution speed is critical. By using these routines instead (...)
特長
  • Types of functions included:
    • Trigonometric and hyperbolic: Sin, Cos, Tan, Arctan, etc.
    • Power, exponential, and logarithmic
    • Reciprocal
    • Square root
    • Division
  • Natural C Source Code
  • Optimized C code with Intrinsics
  • Hand-coded assembly-optimized routines
  • C-callable routines, which can be inlined and are fully (...)
ドライバとライブラリ ダウンロード
C64x+IMGLIB
SPRC264 C5000/6000 Image Processing Library (IMGLIB) is an optimized image/video processing function library for C programmers. It includes C-callable general-purpose image/video processing routines that are typically used in computationally intensive real-time applications. With these routines, higher (...)
特長

Image Analysis

  • Image boundry and perimeter
  • Morphological operation
  • Edge detection
  • Image Histogram
  • Image thresholding

Image filtering and format conversion

  • Color space conversion
  • Image convolution
  • Image correlation
  • Error diffusion
  • Median filtering
  • Pixel expansion

Image compression and decompression

  • Forward and (...)
ドライバとライブラリ ダウンロード
C64x+DSPLIB
SPRC265 TMS320C6000 Digital Signal Processor Library (DSPLIB) is a platform-optimized DSP function library for C programmers. It includes C-callable, general-purpose signal-processing routines that are typically used in computationally intensive real-time applications. With these routines, higher (...)
特長

Optimized DSP routines including functions for:

  • Adaptive filtering
  • Correlation
  • FFT
  • Filtering and convolution: FIR, biquad, IIR, convolution
  • Math: Dot products, max value, min value, etc.
  • Matrix operations
ソフトウェア・コーデック ダウンロード
コーデック - ビデオ、スピーチ - C66x ベース・デバイス用
C66XCODECS TI のコーデックは無償であり、量産ライセンスが付属しているほか、今すぐダウンロードできます。いずれも量産テスト済みで、ビデオや音声の各アプリケーションに簡単に統合可能です。多くの場合、C66x プラットフォーム向けの C64x+ コーデックが提供済みであり、検証済みです。各インストーラやダウンロード・ページから、データシートとリリース・ノートが利用可能です。

(上記の) 「GET SOFTWARE」ボタンをクリックして入手できるコーデックは、TI が現時点で提供している、最新のテスト済みバージョンです。さらに、一部のアプリケーション・デモで、TI コーデックの各バージョンを入手することもできます。 デモ内のコーデックのバージョンは、入手可能な最新版であることも、最新版ではないこともあります。

特長
  • フィールドで強化済みおよびテスト済み
  • LINUX と WINDOWS の各インストーラ
  • コーデック・エンジン・ベースのテストを実施する際に、標準的な EVM 上で XDC のパッケージ化と検証を実施済み
  • エンコーダとデコーダの両方が入手可能
  • すべてのコーデックは eXpressDSP™ 準拠であり、XDM 1.x インターフェイスのいずれかを実装
  • 性能データは、各コーデックのデータシートで規定済み
エンコード
  • 750MHz 動作のシングルコア C66x DSP から 1.25GHz 動作の 8 コア C66x DSP で構成されたマルチコア SoC にいたるまで、TI の DSP はスケーラブルで電力効率の優れたプラットフォームを提供しています。これにより、低解像度からフル HD やウルトラ HD にいたるまであらゆる解像度のエンコード・ソリューションを実現することができます。
  • 以下の表は、TI の DSP を使用してさまざまなエンコード・ソリューションを実現する場合に必要な C66x DSP コアと TMS320C6678 デバイスの推定数を示しています。
  • Base、Main、High の各プロファイルをサポート。
  • このエンコーダは、以下で説明する性能測定を行う目的で使用します。

H.264 / AVC (オーディオ・ビデオ・コーディング) のエンコード

H.264 エンコーダのプロファイル

解像度とフレーム・レート

必要な 1.25GHz 動作の C66x DSP コアの数

必要な 1.25GHz 動作の TMS320C6678 デバイスの数

Base Profile(BP)

480p30

0.5 コア

<1 デバイス

Base (...)

設計ツールとシミュレーション

ガーバー・ファイル ダウンロード
SPRCAF3.ZIP (4387 KB)

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
NFBGA (GWT) 361 オプションの表示

購入と品質

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください

TI 製品の品質、パッケージ、ご注文に関する質問は、TI サポートのページをご覧ください。

トレーニング・シリーズ

TI のトレーニングとビデオをすべて表示

ビデオ

関連ビデオ