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製品の詳細

パラメータ

Technology Family AUP Input type Standard CMOS Output type Push-Pull VCC (Min) (V) 0.8 VCC (Max) (V) 3.6 Channels (#) 1 Clock Frequency (Max) (MHz) 260 ICC (uA) 0.9 IOL (Max) (mA) 4 IOH (Max) (mA) -4 Features Balanced outputs, Very high speed (tpd 5-10ns), Over-voltage tolerant inputs, Partial power down (Ioff) Rating Catalog open-in-new その他の D タイプ・フリップフロップ

パッケージ|ピン|サイズ

DSBGA (YFP) 6 1 mm² .8 x 1.2 DSBGA (YZP) 5 2 mm² .928 x 1.428 SOT-23 (DBV) 5 5 mm² 2.9 x 1.6 SOT-SC70 (DCK) 5 4 mm² 2 x 2.1 USON (DRY) 6 1 mm² 1.5 x 1 X2SON (DPW) 5 1 mm² .8 x .8 X2SON (DSF) 6 1 mm² 1 x 1 open-in-new その他の D タイプ・フリップフロップ

特長

  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)
  • Available in the Texas Instruments NanoStar™ Package
  • Low Static-Power Consumption
    (ICC = 0.9 µA Maximum)
  • Low Dynamic-Power Consumption
    (Cpd = 4.3 pF Typical at 3.3 V)
  • Low Input Capacitance (Ci = 1.5 pF Typical)
  • Low Noise – Overshoot and Undershoot <10% of VCC
  • Ioff Supports Partial-Power-Down Mode Operation
  • Schmitt-Trigger Action Allows Slow Input Transition and Better Switching Noise Immunity at the Input
    (Vhys = 250 mV Typical at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 4.4 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications

All trademarks are the property of their respective owners.

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概要

The AUP family is TI’s premier solution to the industry’s low-power needs in battery-powered portable applications. This family assures a low static- and dynamic-power consumption across the entire VCC range of 0.8 V to 3.6 V, resulting in increased battery life (see AUP – The Lowest-Power Family). This product also maintains excellent signal integrity (see Excellent Signal Integrity).

This is a single positive-edge-triggered D-type flip-flop. When data at the data (D) input meets the setup time requirement, the data is transferred to the Q output on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs.

NanoStar™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs when the device is powered down. This inhibits current backflow into the device which prevents damage to the device.

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ダウンロード

技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート SN74AUP1G80 Low-Power Single Positive-Edge-Triggered D-Type Flip-Flop データシート 2017年 7月 20日
セレクション・ガイド Little Logic Guide 2014 2018年 7月 6日
アプリケーション・ノート Designing and Manufacturing with TI's X2SON Packages 2017年 8月 23日
アプリケーション・ノート How to Select Little Logic 2016年 7月 26日
技術記事 A race against the clock: how to determine the power-up states of clocked devices 2015年 3月 6日
アプリケーション・ノート Power-Up Behavior of Clocked Devices 2015年 2月 6日
セレクション・ガイド ロジック・ガイド (Rev. AA 翻訳版) 最新の英語版をダウンロード (Rev.AB) 2014年 11月 6日
アプリケーション・ノート Understanding Schmitt Triggers 2011年 9月 21日
アプリケーション・ノート Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日

設計と開発

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ハードウェア開発

評価基板 ダウンロード
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$10.00
概要
Flexible EVM designed to support any device that has a DCK, DCT, DCU, DRL, or DBV package in a 5 to 8 pin count.
特長
  • Board design allows for versatility in evaluation
  • Supports a wide-range of logic devices
評価基板 ダウンロード
document-generic ユーザー・ガイド
概要

The ADS127L01EVM is an evaluation platform for the ADS127L01. The ADS127L01 is a 24-bit, delta-sigma analog-to-digital converter (ADC) with data rates up to 512 kSPS. It offers a unique combination of excellent dc accuracy and outstanding ac perforamnce. The high-order, chopper-stabilized modulator (...)

特長
  • Includes all require support circuitry for the ADS127L01
  • Enhanced evaluation software enables quicker configuration and analysis
  • Configurable inputs, references, supplies and clock sources
  • Easily accessible signals via testpoints and headers

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SCEM444B.ZIP (64 KB) - IBIS Model

リファレンス・デザイン

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高性能 DAQ システムの EMI 効果排除向けマルチレール電源のリファレンス・デザイン
TIDA-01054 — TIDA-01054 リファレンス・デザインは LM53635 降圧コンバータを使用し、16 ビット超のデータ・アクイジション(DAQ)システムに EMI がもたらす性能低下の影響を排除します。降圧コンバータにより、基板面積を節減するとともに EMI によるノイズ劣化を招かずに、電源ソリューションをシグナルパスに近接配置できます。このリファレンス・デザインにより、20 ビットの1MSPS 逐次比較型(SAR)ADC を使用する場合に、100.13dB のシステム SNR 性能を実現できます。これは、外部電源を使用する場合の 100.14dB という SNR 性能に匹敵する値です。
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高性能 DAQ システム向け ADC リファレンス電圧バッファ最適化のリファレンス・デザイン
TIDA-01055 — TIDA-01055 は高性能 DAQ システムのリファレンス・デザインで、TI の高速オペアンプ OPA837 の使用により ADC リファレンス・バッファを最適化し、SNR 特性の改善と消費電力の低減を実現します。複合バッファ構成で使用され、従来のオペアンプに比べ消費電力を 22% 改善します。バッファ内蔵リファレンス電圧源は多くの場合、チャネル数の多いシステムでの最適性能の実現に必要な駆動能力が不足しています。  このリファレンス・デザインは複数の ADC を駆動可能なほか、18 ビット 2MSPS 逐次比較型(SAR)ADC を使用して、15.77 ビットのシステム ENOB(実効ビット数)を実現します。
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10Vpp の真の差動入力に対応し、信号ダイナミック・レンジを最大化する最大 20 ビットの ADC のリファレンス・デザイン
TIDA-01057 — This reference design is designed for high performance data acquisition(DAQ) systems to improve the dynamic range of 20 bit differential input ADCs. Many DAQ systems require the measurement capability at a wide FSR (Full Scale Range) in order to obtain sufficient signal dynamic range. Many earlier (...)
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電源効率の最適化と EMI の最小化を実現する 20 ビット、1MSPS DAQ(データ・アクイジション)のリファレンス・デザイン
TIDA-01056 — This reference design for high performance data acquisition (DAQ) systems optimizes power stage in order to reduce power consumption and minimize the effect of EMI from switching regulator by using LMS3635-Q1 buck converter.  This reference designs yields 7.2% efficiency improvement at most (...)
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自動試験装置向け、FPGA 使用とデータ・スループットを最適化するリファレンス・デザイン
TIDA-01051 — TIDA-01051 リファレンス・デザインは、自動試験機器(ATE)などの非常にチャネル数の多いデータ・アクイジション(DAQ)システムのチャネル密度、統合、消費電力、クロック・ディストリビューション、シグナル・チェーン性能を最適化します。TI の DS90C383B などのシリアライザを使用して、多くの同時サンプリング ADC の出力を複数の LVDS ラインに組み合わせることにより、ホスト FPGA が処理する必要のあるピン数を大幅に低減できます。  その結果、単一 FPGA による非常に多くの DAQ チャネル処理が可能になり、ボード配線の複雑さを大幅に軽減できます。
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18 ビット SAR(逐次比較型)データ・コンバータ向けに最適化されたアナログ・フロント・エンド DAQ(データ・アクイジション)システムのリファレンス・デザイン
TIDA-01050 — TIDA-01050 リファレンス・デザインは自動試験機器に付随する、統合、消費電力、性能、クロッキングの課題を改善します。いかなる ATE(自動試験機器)にも使用できますが、多数の入力チャネルを必要とするシステムに特に最適です。
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負電源を使用してフルスケール THD を改善する ADC ドライバのリファレンス・デザイン
TIDA-01052 — TIDA-01052 リファレンス・デザインは、アナログ・フロント・エンド・ドライバ・アンプでグランドの代わりに負の電圧レールを使用する際に見られるシステム性能の向上を実現します。このコンセプトはすべてのアナログ・フロント・エンドに該当しますが、ここでは特に自動試験機器を対象としています。
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CAD/CAE シンボル

パッケージ ピン数 ダウンロード
DSBGA (YFP) 6 オプションの表示
DSBGA (YZP) 5 オプションの表示
SC70 (DCK) 5 オプションの表示
SON (DRY) 6 オプションの表示
SON (DSF) 6 オプションの表示
SOT-23 (DBV) 5 オプションの表示
X2SON (DPW) 5 オプションの表示

購入と品質

サポートとトレーニング

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トレーニング・シリーズ

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