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DSP 1 C66x DSP MHz (Max) 600 CPU 32-/64-bit Operating system TI-RTOS Rating Catalog Operating temperature range (C) -40 to 100, 0 to 85 open-in-new その他の DSP (デジタル・シグナル・プロセッサ)

特長

  • One TMS320C66x DSP Core Subsystem (CorePac)
    • C66x Fixed- and Floating-Point CPU Core: Up to 850 MHz for C6654 and 600 MHz for C6652
  • Multicore Shared Memory Controller (MSMC)
    • Memory Protection Unit for DDR3_EMIF
  • Multicore Navigator
    • 8192 Multipurpose Hardware Queues with Queue Manager
    • Packet-Based DMA for Zero-Overhead Transfers
  • Peripherals
    • PCIe Gen2 (C6654 Only)
      • Single Port Supporting 1 or 2 Lanes
      • Supports up to 5 GBaud Per Lane
    • Gigabit Ethernet (GbE) Subsystem (C6654 Only)
      • One SGMII Port (C6654 Only)
      • Supports 10-, 100-, and 1000-Mbps Operation
    • 32-Bit DDR3 Interface
      • DDR3-1066
      • 4GB of Addressable Memory Space
    • 16-Bit EMIF
    • Universal Parallel Port
      • Two Channels of 8 Bits or 16 Bits Each
      • Supports SDR and DDR Transfers
    • Two UART Interfaces
    • Two Multichannel Buffered Serial Ports (McBSPs)
    • I2C Interface
    • 32 GPIO Pins
    • SPI Interface
    • Semaphore Module
    • Eight 64-Bit Timers
    • Two On-Chip PLLs
  • Commercial Temperature:
    • 0°C to 85°C
  • Extended Temperature:
    • –40°C to 100°C

All trademarks are the property of their respective owners.

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概要

The C6654 and C6652 are high performance fixed- and floating-point DSPs that are based on TI’s KeyStone multicore architecture. Incorporating the new and innovative C66x DSP core, this device can run at a core speed of up to 850 MHz for C6654 and 600 MHz for C6652. For developers of a broad range of applications, both C6654 and C6652 DSPs enable a platform that is power-efficient and easy to use. In addition, the C6654 and C6652 DSPs are fully backward compatible with all existing C6000™ family of fixed- and floating-point DSPs.

TI’s KeyStone architecture provides a programmable platform integrating various subsystems (C66x cores, memory subsystem, peripherals, and accelerators) and uses several innovative components and techniques to maximize intradevice and interdevice communication that lets the various DSP resources operate efficiently and seamlessly. Central to this architecture are key components such as Multicore Navigator that allows for efficient data management between the various device components. The TeraNet is a nonblocking switch fabric enabling fast and contention-free internal data movement. The multicore shared memory controller allows access to shared and external memory directly without drawing from switch fabric capacity.

For fixed-point use, the C66x core has 4× the multiply accumulate (MAC) capability of C64x+ cores. In addition, the C66x core integrates floating-point capability and the per-core raw computational performance is an industry-leading 27.2 GMACS per core and 13.6 GFLOPS per core (@850 MHz frequency). The C66x core can execute 8 single precision floating-point MAC operations per cycle and can perform double- and mixed-precision operations and is IEEE 754 compliant. The C66x core incorporates 90 new instructions (compared to the C64x+ core) targeted for floating-point and vector math oriented processing. These enhancements yield sizeable performance improvements in popular DSP kernels used in signal processing, mathematical, and image acquisition functions. The C66x core is backward code-compatible with TI’s previous generation C6000 fixed- and floating-point DSP cores, ensuring software portability and shortened software development cycles for applications migrating to faster hardware.

The C6654 and C6652 DSPs integrate a large amount of on-chip memory. In addition to 32KB of L1 program and data cache, 1024KB of dedicated memory can be configured as mapped RAM or cache. All L2 memories incorporate error detection and error correction. For fast access to external memory, this device includes a 32-bit DDR-3 external memory interface (EMIF) running at a rate of 1066 MHz and has ECC DRAM support.

This family supports a number of high-speed standard interfaces including PCI Express Gen2 and Gigabit Ethernet (PCIe and Gigabit Ethernet are not supported on the C6652). This family of DSPs also includes I2C, UART, Multichannel Buffered Serial Port (McBSP), Universal Parallel Port (uPP), and a 16-bit asynchronous EMIF, along with general-purpose CMOS IO.

The C6654 and C6652 devices have a complete set of development tools, which includes: an enhanced C compiler, an assembly optimizer to simplify programming and scheduling, and a Windows® debugger interface for visibility into source code execution.

TI’s KeyStone Multicore Architecture provides a high performance structure for integrating RISC and DSP cores with application-specific coprocessors and I/O. The KeyStone architecture is the first of its kind that provides adequate internal bandwidth for nonblocking access to all processing cores, peripherals, coprocessors, and I/O. This internal bandwidth is achieved with four main hardware elements: Multicore Navigator, TeraNet, and Multicore Shared Memory Controller.

Multicore Navigator is an innovative packet-based manager that controls 8192 queues. When tasks are allocated to the queues, Multicore Navigator provides hardware-accelerated dispatch that directs tasks to the appropriate available hardware. The packet-based system on a chip (SoC) uses the two Tbps capacity of the TeraNet switched central resource to move packets. The Multicore Shared Memory Controller lets processing cores access shared memory directly without drawing from the capacity of TeraNet, so packet movement cannot be blocked by memory access.

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技術資料

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種類 タイトル 英語版のダウンロード 日付
* データシート TMS320C6652 and TMS320C6654 Fixed and Floating-Point Digital Signal Processor データシート (Rev. E) 2019年 9月 4日
* エラッタ TMS320C6654/5/7 Fixed and Floating-Point DSP Silicon Errata (Silicon Rev 1.0) (Rev. C) 2016年 5月 19日
ユーザー・ガイド SYS/BIOS (TI-RTOS Kernel) User's Guide (Rev. V) 2020年 6月 1日
アプリケーション・ノート How to Migrate Old CCS 3.x Projects to the Latest CCS 2020年 2月 6日
アプリケーション・ノート Keystone Error Detection and Correction EDC ECC 2019年 8月 12日
アプリケーション・ノート FFT 2019年 6月 11日
アプリケーション・ノート KeystoneI Bootloader Resources and FAQ 2019年 5月 29日
アプリケーション・ノート Keystone Multicore Device Family Schematic Checklist 2019年 5月 17日
アプリケーション・ノート Hardware Design Guide for KeyStone Devices (Rev. D) 2019年 3月 21日
アプリケーション・ノート KeyStone I DDR3 interface bring-up 2019年 3月 6日
技術記事 Bringing the next evolution of machine learning to the edge 2018年 11月 27日
技術記事 Industry 4.0 spelled backward makes no sense – and neither does the fact that you haven’t heard of TI’s newest processor yet 2018年 10月 30日
技術記事 How quality assurance on the Processor SDK can improve software scalability 2018年 8月 22日
アプリケーション・ノート DDR3 Design Requirements for KeyStone Devices (Rev. C) 2018年 1月 23日
アプリケーション・ノート Thermal Design Guide for DSP and ARM Application Processors (Rev. B) 2017年 8月 14日
ユーザー・ガイド Phase-Locked Loop (PLL) for KeyStone Devices User's Guide (Rev. I) 2017年 7月 26日
アプリケーション・ノート KeyStone DDR3 Initialization (Rev. E) 2016年 10月 28日
技術記事 Clove: Low-Power video solutions based on Sitara™ AM57x processors 2016年 7月 21日
その他の技術資料 TMS320C6657/55/54 Power efficient high performance for process-intensive apps (Rev. A) 2016年 5月 23日
アプリケーション・ノート TI DSP Benchmarking 2016年 1月 13日
アプリケーション・ノート Plastic Ball Grid Array [PBGA] Application Note (Rev. B) 2015年 8月 13日
ユーザー・ガイド Enhanced Direct memory Access 3 (EDMA3) for KeyStone Devices User's Guide (Rev. B) 2015年 5月 6日
ユーザー・ガイド Multicore Navigator (CPPI) for KeyStone Architecture User's Guide (Rev. H) 2015年 4月 9日
ユーザー・ガイド DDR3 Memory Controller for KeyStone I Devices User's Guide (Rev. E) 2015年 1月 20日
ユーザー・ガイド Power Sleep Controller (PSC) for KeyStone Devices User's Guide (Rev. C) 2014年 9月 4日
その他の技術資料 KeyStone Lab Manual - Training 2014年 6月 5日
ユーザー・ガイド System Analyzer User's Guide (Rev. F) 2013年 11月 18日
ユーザー・ガイド Bootloader for KeyStone Architecture User's Guide (Rev. C) 2013年 7月 15日
ホワイト・ペーパー Accelerating high-performance computing development with Desktop Linux SDK 2013年 7月 8日
ユーザー・ガイド C66x CorePac User's Guide (Rev. C) 2013年 6月 28日
ユーザー・ガイド Memory Protection Unit (MPU) for KeyStone Devices User's Guide (Rev. A) 2013年 6月 28日
その他の技術資料 OpenMP Programming for TMS320C66x Multicore DSPs (Rev. A) 2012年 11月 5日
その他の技術資料 TMS320C66x high-performance multicore DSPs for video surveillance 2012年 9月 6日
ユーザー・ガイド Universal Parallel Port (UPP) User's Guide for KeyStone Devices 2012年 6月 11日
ユーザー・ガイド Multichannel Buffered Serial Port (MCBSP) User's Guide for KeyStone Devices 2012年 5月 25日
ホワイト・ペーパー Leveraging TI’s multicore processors for machine vision applications 2012年 5月 9日
ユーザー・ガイド Serial Peripheral Interface (SPI) for KeyStone Devices User’s Guide (Rev. A) 2012年 3月 30日
ユーザー・ガイド Interrupt Controller (INTC) for KeyStone Devices User's Guide (Rev. A) 2012年 3月 27日
ホワイト・ペーパー Superior performance at breakthrough size, weight & power 2012年 3月 26日
ユーザー・ガイド 64-Bit Timer (Timer64) for KeyStone Devices User's Guide (Rev. A) 2012年 3月 22日
ユーザー・ガイド Multicore Shared Memory Controller (MSMC) for KeyStone Devices User's Guide (Rev. A) 2011年 10月 15日
アプリケーション・ノート Power Consumption Guide for the C66x 2011年 10月 6日
ユーザー・ガイド Embedded Trace for KeyStone Devices User's Guide (Rev. A) 2011年 9月 22日
ユーザー・ガイド Inter-Integrated Circuit (I2C) User's Guide for the C66x DSP 2011年 9月 2日
ホワイト・ペーパー KeyStone Multicore SoC Tool Suite: one platform for all needs 2011年 6月 17日
ユーザー・ガイド External Memory Interface (EMIF16) for KeyStone Devices User's Guide (Rev. A) 2011年 5月 24日
ホワイト・ペーパー Middleware/Firmware design challenges due to dynamic raw NAND market 2011年 5月 19日
アプリケーション・ノート TMS320C66x DSP Generation of Devices (Rev. A) 2011年 4月 25日
ホワイト・ペーパー KeyStone Memory Architecture White Paper (Rev. A) 2010年 12月 21日
ユーザー・ガイド C66x DSP Cache User's Guide 2010年 11月 9日
アプリケーション・ノート Clocking Design Guide for KeyStone Devices 2010年 11月 9日
ユーザー・ガイド DRx52x Inter-Integrated Circuit (I2C) Reference Guide 2010年 11月 9日
ユーザー・ガイド General-Purpose Input/Output (GPIO) User's Guide for the C66x DSP 2010年 11月 9日
アプリケーション・ノート Optimizing Loops on the C66x DSP 2010年 11月 9日
ユーザー・ガイド TMS320C649x DSP Universal Asynchronous Receiver/Transmitter (UART) User’s Guide 2010年 11月 9日
ユーザー・ガイド Flip Chip Ball Grid Array Package Reference Guide (Rev. A) 2005年 5月 23日
アプリケーション・ノート Application Note 1281 Bumped Die (Flip Chip) Packages (Rev. A) 2004年 5月 1日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

ハードウェア開発

評価ボード ダウンロード
499
概要

The TMS3206657 Lite Evaluation Module (EVM), is an easy-to-use, cost-efficient development tool that helps developers quickly get started with designs using the C6657 or C6655 or C6654 family of DSPs. The EVM includes an on-board, single C6657 processor with robust connectivity options that allows (...)

ドーター・カード ダウンロード
Sheldon DSP-FPGA ボード
Sheldon Instruments, Inc. からの提供
概要
Sheldon Instruments は、PCIe/PCI、PCI104e/PCI104、XMC/PMC、および CompactPCI システム向けの、DSP ベースの COTS データ・アクイジションおよび制御ハードウェアを、さまざまなアプリケーションや市場向けのドライバやリアルタイム開発ソフトウェアとともに設計、製造しています。

Sheldon Instruments の詳細については https://sheldoninstruments.com をご覧ください。




ソフトウェア開発

ソフトウェア開発キット (SDK) ダウンロード
C665x プロセッサ向けプロセッサ SDK:TI-RTOS をサポート
PROCESSOR-SDK-C665X Processor SDK (Software Development Kit) is a unified software platform for TI embedded processors providing easy setup and fast out-of-the-box access to benchmarks and demos.  All releases of Processor SDK are consistent across TI’s broad portfolio, allowing developers to seamlessly (...)
特長

 

RTOS features:

  • Full driver availability
  • Debug and instrumentation utilities
  • Board support package
  • Demonstrations and examples
  • Code Composer Studio™ IDE for RTOS development
  • Documentation

The Processor SDK is free, and does not require any run-time royalties to Texas Instruments.

 

ソフトウェア・コーデック ダウンロード
Vocal Technologies の DSP VoIP コーデック
VOCAL Technologies, Ltd. からの提供 — 25 年を超えるアセンブリおよび C コード開発の実績がある Vocal のモジュール式ソフトウェア・スイートは、さまざまな TI DSP で利用できます。対象とする製品には、ATA、VoIP サーバーおよびゲートウェイ、HPNA ベースの IPBX、ビデオ監視、音声およびビデオ会議、音声およびデータ RF デバイス、RoIP ゲートウェイ、政府機関向けセキュア・デバイス、合法的傍受ソフトウェア、医療用デバイス、組み込みモデム、T.38 ファックス、FoIP などがあります。

Vocal Technologies の詳細については https://www.vocal.com をご覧ください。

設計ツールとシミュレーション

シミュレーション・モデル ダウンロード
SPRM676.ZIP (176 KB) - Power Model
設計ツール ダウンロード
Arm-based MPU, arm-based MCU and DSP third-party search tool
PROCESSORS-3P-SEARCH TI has partnered with companies to offer a wide range of software, tools, and SOMs using TI Processors to accelerate your path to production. Download this search tool to quickly browse our third-party solutions and find the right third-party to meet your needs. The software, tools and modules (...)
特長
  • Supports many TI processors including Sitara and Jacinto Processors and DSPs
  • Search by type of product, TI devices supported, or country
  • Links and contacts for quick engagement
  • Third-party companies located around the world

CAD/CAE シンボル

パッケージ ピン数 ダウンロード
(CZH) 625 オプションの表示

購入と品質

含まれる情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating/ リフローピーク温度
  • MTBF/FIT の推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

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