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SN74LV138AT

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3 ライン入力 8 ライン出力、デコーダ / デマルチプレクサ

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製品詳細

Technology family LV-AT Number of channels 1 Operating temperature range (°C) -40 to 125 Rating Catalog Supply current (max) (µA) 20
Technology family LV-AT Number of channels 1 Operating temperature range (°C) -40 to 125 Rating Catalog Supply current (max) (µA) 20
SOIC (D) 16 59.4 mm² 9.9 x 6 SSOP (DB) 16 48.36 mm² 6.2 x 7.8 TSSOP (PW) 16 32 mm² 5 x 6.4 TVSOP (DGV) 16 23.04 mm² 3.6 x 6.4 VQFN (RGY) 16 14 mm² 4 x 3.5
  • Inputs Are TTL-Voltage Compatible
  • 4.5-V to 5.5-V VCC Operation
  • Max tpd of 7.6 ns at 5 V
  • Typical VOLP (Output Ground Bounce)<0.8 V at VCC = 5 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot)>>2.3 V at VCC = 5 V, TA = 25°C
  • Support Mixed-Mode Voltage Operation on All Ports
  • Ioff Supports Partial-Power Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)
  • Inputs Are TTL-Voltage Compatible
  • 4.5-V to 5.5-V VCC Operation
  • Max tpd of 7.6 ns at 5 V
  • Typical VOLP (Output Ground Bounce)<0.8 V at VCC = 5 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot)>>2.3 V at VCC = 5 V, TA = 25°C
  • Support Mixed-Mode Voltage Operation on All Ports
  • Ioff Supports Partial-Power Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)

The SN74LV138AT is a 3-line to 8-line decoder/demultiplexer, designed for high-performance memory-decoding or data-routing applications requiring very short propagation delay times. In high-performance memory systems, this decoder can be used to minimize the effects of system decoding. When employed with high-speed memories utilizing a fast enable circuit, the delay times of the decoder and the enable time of the memory usually are less than the typical access time of the memory. This means that the effective system delay introduced by the decoder is negligible.

The conditions at the binary-select inputs (A, B, C) and the three enable inputs (G1, G2A, G2B) select one of eight output lines. The two active-low (G2A, G2B) and one active-high (G1) enable inputs reduce the need for external gates or inverters when expanding. A 24-line decoder can be implemented without external inverters and a 32-line decoder requires only one inverter. An enable input can be used as a data input for demultiplexing applications.

This device is fully specified for partial-power-down application susing Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.

The SN74LV138AT is a 3-line to 8-line decoder/demultiplexer, designed for high-performance memory-decoding or data-routing applications requiring very short propagation delay times. In high-performance memory systems, this decoder can be used to minimize the effects of system decoding. When employed with high-speed memories utilizing a fast enable circuit, the delay times of the decoder and the enable time of the memory usually are less than the typical access time of the memory. This means that the effective system delay introduced by the decoder is negligible.

The conditions at the binary-select inputs (A, B, C) and the three enable inputs (G1, G2A, G2B) select one of eight output lines. The two active-low (G2A, G2B) and one active-high (G1) enable inputs reduce the need for external gates or inverters when expanding. A 24-line decoder can be implemented without external inverters and a 32-line decoder requires only one inverter. An enable input can be used as a data input for demultiplexing applications.

This device is fully specified for partial-power-down application susing Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.
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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート SN74LV138AT データシート 2005年 8月 24日

設計と開発

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評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの D、DB、DGV、DW、DYY、NS、PW の各パッケージに封止した各種ロジック製品向けの汎用評価基板

14-24-logic-EVM 評価基板は、14 ピンから 24 ピンの D、DW、DB、NS、PW、DYY、DGV の各パッケージに封止した各種ロジック デバイスをサポートする設計を採用しています。

ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
評価ボード

14-24-NL-LOGIC-EVM — 14 ピンから 24 ピンのリードなしパッケージ向け、ロジック製品の汎用評価基板

14-24-NL-LOGIC-EVM は、14 ピンから24 ピンの BQA、BQB、RGY、RSV、RJW、RHL の各パッケージに封止した各種ロジック デバイスや変換デバイスをサポートする設計を採用したフレキシブルな評価基板 (EVM) です。

ユーザー ガイド: PDF | HTML
TI.com で取り扱いなし
パッケージ ピン数 ダウンロード
SOIC (D) 16 オプションの表示
SSOP (DB) 16 オプションの表示
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購入と品質

記載されている情報：
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL 定格 / ピーク リフロー
  • MTBF/FIT 推定値
  • 材質成分
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果
記載されている情報：
  • ファブの拠点
  • 組み立てを実施した拠点

サポートとトレーニング

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