製品の詳細

DSP 4 C66x DSP MHz (Max) 1200 CPU 32-/64-bit Operating system Integrity, Linux, SYS/BIOS, VxWorks Security Cryptographic acceleration, Secure boot, Device identity Ethernet MAC 4-port 1Gb Switch PCIe 2 PCIe Gen2 Rating Catalog
DSP 4 C66x DSP MHz (Max) 1200 CPU 32-/64-bit Operating system Integrity, Linux, SYS/BIOS, VxWorks Security Cryptographic acceleration, Secure boot, Device identity Ethernet MAC 4-port 1Gb Switch PCIe 2 PCIe Gen2 Rating Catalog
  • Four TMS320C66x DSP Core Subsystems (C66x
    CorePacs), Each With
    • 1.0 GHz or 1.2 GHz C66x Fixed/Floating-Point
      DSP Core
      • 38.4 GMacs/Core for Fixed Point @ 1.2 GHz
      • 19.2 GFlops/Core for Floating Point @ 1.2
        GHz
    • Memory
      • 32K Byte L1P Per CorePac
      • 32K Byte L1D PerCorePac
      • 1024K Byte Local L2 Per CorePac
  • ARM CorePac
    • Two ARM® Cortex®-A15 MPCore™ Processors
      at Up to 1.2 GHz
    • 1MB L2 Cache Memory Shared by Two ARM
      Cores
    • Full Implementation of ARMv7-A Architecture
      Instruction Set
    • 32KB L1 Instruction and Data Caches per Core
    • AMBA 4.0 AXI Coherency Extension (ACE)
      Master Port, Connected to MSMC for Low
      Latency Access to Shared MSMC SRAM
  • Multicore Shared Memory Controller (MSMC)
    • 2 MB SRAM Memory Shared by Four DSP
      CorePacs and One ARM CorePac
    • Memory Protection Unit for Both MSM SRAM
      and DDR3_EMIF
  • On-chip Standalone RAM (OSR) - 1MB On-Chip
    SRAM for Additional Shared Memory
  • Hardware Coprocessors
    • Two Fast Fourier Transform Coprocessors
      • Support Up to 1200 Msps at FFT Size 1024
      • Support Max FFT Size 8192
  • Multicore Navigator
    • 8k Multi-Purpose Hardware Queues with Queue
      Manager
    • Packet-Based DMA for Zero-Overhead
      Transfers
  • Network Coprocessor
    • Packet Accelerator Enables Support for
      • 1 Gbps Wire Speed Throughput at 1.5
        MPackets Per Second
    • Security AcceleratorEngine Enables Support for
      • IPSec, SRTP, and SSL/TLS Security
      • ECB, CBC, CTR, F8,CCM, GCM, HMAC,
        CMAC, GMAC, AES, DES, 3DES, SHA-1,
        SHA-2 (256-bit Hash), MD5
      • Up to 6.4 Gbps IPSec
    • Ethernet Subsystem
    • Peripherals
      • DigitalFront End (DFE) Subsystem
        • Support up to Four Lane JESD204A/B (7.37
          Gbps Line Rate Max.) Interface to Multiple
          Data Converters
        • Integration of Digital Down/Up-Conversion
          (DDC/DUC) Module
      • IQNet Subsystem
        • Transporting data streams to an integrated
          Digital Front End (DFE)
      • Two One-Lane PCIe Gen2 Interfaces
        • Supports Up to 5 GBaud
      • Three Enhanced Direct Memory Access (EDMA)
        Controllers
      • 72-Bit DDR3 Interface, Speeds Up to 1600 MHz
      • EMIF16 Interface
      • USB 3.0 Interface
      • USIM Interface
      • Four UART Interfaces
      • Three I2C Interfaces
      • 64 GPIO Pins
      • Three SPI Interfaces
      • Semaphore Module
      • Fourteen 64-Bit Timers
    • Commercial Case Temperature:
      • 0°C to 100°C
    • Extended Case Temperature:
      • –40°C to 100°C
  • Four TMS320C66x DSP Core Subsystems (C66x
    CorePacs), Each With
    • 1.0 GHz or 1.2 GHz C66x Fixed/Floating-Point
      DSP Core
      • 38.4 GMacs/Core for Fixed Point @ 1.2 GHz
      • 19.2 GFlops/Core for Floating Point @ 1.2
        GHz
    • Memory
      • 32K Byte L1P Per CorePac
      • 32K Byte L1D PerCorePac
      • 1024K Byte Local L2 Per CorePac
  • ARM CorePac
    • Two ARM® Cortex®-A15 MPCore™ Processors
      at Up to 1.2 GHz
    • 1MB L2 Cache Memory Shared by Two ARM
      Cores
    • Full Implementation of ARMv7-A Architecture
      Instruction Set
    • 32KB L1 Instruction and Data Caches per Core
    • AMBA 4.0 AXI Coherency Extension (ACE)
      Master Port, Connected to MSMC for Low
      Latency Access to Shared MSMC SRAM
  • Multicore Shared Memory Controller (MSMC)
    • 2 MB SRAM Memory Shared by Four DSP
      CorePacs and One ARM CorePac
    • Memory Protection Unit for Both MSM SRAM
      and DDR3_EMIF
  • On-chip Standalone RAM (OSR) - 1MB On-Chip
    SRAM for Additional Shared Memory
  • Hardware Coprocessors
    • Two Fast Fourier Transform Coprocessors
      • Support Up to 1200 Msps at FFT Size 1024
      • Support Max FFT Size 8192
  • Multicore Navigator
    • 8k Multi-Purpose Hardware Queues with Queue
      Manager
    • Packet-Based DMA for Zero-Overhead
      Transfers
  • Network Coprocessor
    • Packet Accelerator Enables Support for
      • 1 Gbps Wire Speed Throughput at 1.5
        MPackets Per Second
    • Security AcceleratorEngine Enables Support for
      • IPSec, SRTP, and SSL/TLS Security
      • ECB, CBC, CTR, F8,CCM, GCM, HMAC,
        CMAC, GMAC, AES, DES, 3DES, SHA-1,
        SHA-2 (256-bit Hash), MD5
      • Up to 6.4 Gbps IPSec
    • Ethernet Subsystem
    • Peripherals
      • DigitalFront End (DFE) Subsystem
        • Support up to Four Lane JESD204A/B (7.37
          Gbps Line Rate Max.) Interface to Multiple
          Data Converters
        • Integration of Digital Down/Up-Conversion
          (DDC/DUC) Module
      • IQNet Subsystem
        • Transporting data streams to an integrated
          Digital Front End (DFE)
      • Two One-Lane PCIe Gen2 Interfaces
        • Supports Up to 5 GBaud
      • Three Enhanced Direct Memory Access (EDMA)
        Controllers
      • 72-Bit DDR3 Interface, Speeds Up to 1600 MHz
      • EMIF16 Interface
      • USB 3.0 Interface
      • USIM Interface
      • Four UART Interfaces
      • Three I2C Interfaces
      • 64 GPIO Pins
      • Three SPI Interfaces
      • Semaphore Module
      • Fourteen 64-Bit Timers
    • Commercial Case Temperature:
      • 0°C to 100°C
    • Extended Case Temperature:
      • –40°C to 100°C

The 66AK2L06 KeyStone SoC is a member of the C66x family based on TI's new KeyStone II Multicore SoC Architecture and is a low-power solution with integrated JESD204B lanes that meets the more stringent power, size, and cost requirements of applications requiring connectivity with ADC and DAC based applications. The device’s ARM and DSP cores deliver exceptional processing power on platforms requiring high signal and control processing.

TI’s KeyStone II Architecture provides a programmable platform integrating various subsystems (ARM CorePac, C66x CorePacs, IP network, Digital Front End, and FFT processing) and uses a queue-based communication system that allows the SoC resources to operate efficiently and seamlessly. This unique SoC architecture also includes a TeraNet switch that enables the wide mix of system elements, from programmable cores to dedicated coprocessors and high-speed IO, to each operate at maximum efficiency with no blocking or stalling.

The addition of the ARM CorePac in the 66AK2L06 device enables the ability for complex control code processing on-chip. Operations such as housekeeping and management processing can be performed with the Cortex-A15 processor.

TI’s new C66x core launches a new era of DSP technology by combining fixed-point and floating-point computational capability in the processor without sacrificing speed, size, or power consumption. The raw computational performance is an industry-leading 38.4 GMACS/core and 19.2 Gflops/core (@ 1.2 GHz operating frequency). The C66x is also 100% backward compatible with software for C64x+ devices. The C66x CorePac incorporates 90 new instructions targeted for floating point (FPi) and vector math oriented (VPi) processing.

The 66AK2L06 contains many coprocessors to offload the bulk of the processing demands of higher layers of application. This keeps the cores free for algorithms and other differentiating functions. The SoC contains multiple copies of key coprocessors such as the FFTC. The architectural elements of the SoC (Multicore Navigator) ensure that data is processed without any CPU intervention or overhead, allowing the system to make optimal use of its resources.

TI’s scalable multicore SoC architecture solutions provide developers with a range of software-compatible and hardware-compatible devices to minimize development time and maximize reuse.

The 66AK2L06 device has a complete set of development tools that includes: a C compiler, an assembly optimizer to simplify programming and scheduling, and a Windows and Linux debugger interface for visibility into source code execution.

The 66AK2L06 KeyStone SoC is a member of the C66x family based on TI's new KeyStone II Multicore SoC Architecture and is a low-power solution with integrated JESD204B lanes that meets the more stringent power, size, and cost requirements of applications requiring connectivity with ADC and DAC based applications. The device’s ARM and DSP cores deliver exceptional processing power on platforms requiring high signal and control processing.

TI’s KeyStone II Architecture provides a programmable platform integrating various subsystems (ARM CorePac, C66x CorePacs, IP network, Digital Front End, and FFT processing) and uses a queue-based communication system that allows the SoC resources to operate efficiently and seamlessly. This unique SoC architecture also includes a TeraNet switch that enables the wide mix of system elements, from programmable cores to dedicated coprocessors and high-speed IO, to each operate at maximum efficiency with no blocking or stalling.

The addition of the ARM CorePac in the 66AK2L06 device enables the ability for complex control code processing on-chip. Operations such as housekeeping and management processing can be performed with the Cortex-A15 processor.

TI’s new C66x core launches a new era of DSP technology by combining fixed-point and floating-point computational capability in the processor without sacrificing speed, size, or power consumption. The raw computational performance is an industry-leading 38.4 GMACS/core and 19.2 Gflops/core (@ 1.2 GHz operating frequency). The C66x is also 100% backward compatible with software for C64x+ devices. The C66x CorePac incorporates 90 new instructions targeted for floating point (FPi) and vector math oriented (VPi) processing.

The 66AK2L06 contains many coprocessors to offload the bulk of the processing demands of higher layers of application. This keeps the cores free for algorithms and other differentiating functions. The SoC contains multiple copies of key coprocessors such as the FFTC. The architectural elements of the SoC (Multicore Navigator) ensure that data is processed without any CPU intervention or overhead, allowing the system to make optimal use of its resources.

TI’s scalable multicore SoC architecture solutions provide developers with a range of software-compatible and hardware-compatible devices to minimize development time and maximize reuse.

The 66AK2L06 device has a complete set of development tools that includes: a C compiler, an assembly optimizer to simplify programming and scheduling, and a Windows and Linux debugger interface for visibility into source code execution.

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技術資料

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67 資料すべて表示
種類 タイトル 英語版のダウンロード 日付
* データシート 66AK2L06 Multicore DSP+ARM KeyStone II System-on-Chip (SoC) データシート 2015年 4月 21日
* エラッタ 66AK2Lxx Multicore DSP+ARM KeyStone II SOC (Silicon Revision 1.0) 2015年 4月 20日
アプリケーション・ノート Keystone Error Detection and Correction EDC ECC (Rev. A) 2021年 6月 25日
アプリケーション・ノート KeystoneII Boot Examples 2019年 6月 4日
ホワイト・ペーパー Sitara Processor Security (Rev. D) 2019年 5月 9日
技術記事 Bringing the next evolution of machine learning to the edge 2018年 11月 27日
技術記事 How quality assurance on the Processor SDK can improve software scalability 2018年 8月 22日
アプリケーション・ノート DDR3 Design Requirements for KeyStone Devices (Rev. C) 2018年 1月 23日
ユーザー・ガイド USB 3.0 User Guide for KeyStone II Devices (Rev. A) 2017年 8月 21日
アプリケーション・ノート Thermal Design Guide for DSP and ARM Application Processors (Rev. B) 2017年 8月 14日
ユーザー・ガイド Phase-Locked Loop (PLL) for KeyStone Devices User's Guide (Rev. I) 2017年 7月 26日
設計ガイド Wideband Receiver with 66AK2L06 JESD204B attach to ADC32RF80 Design Guide 2016年 9月 23日
アプリケーション・ノート Keystone EDMA FAQ 2016年 9月 1日
デベロッパー・ネットワーク資料 Download XEVMK2LX schematics, bill of materials and design guide 2016年 8月 3日
デベロッパー・ネットワーク資料 XEVMK2LX Quick Setup Guide 2016年 8月 3日
ユーザー・ガイド Serializer/Deserializer (SerDes) for KeyStone II Devices User Guide (Rev. A) 2016年 7月 27日
技術記事 Clove: Low-Power video solutions based on Sitara™ AM57x processors 2016年 7月 21日
アプリケーション・ノート Power Management of K2L Device (Rev. C) 2016年 7月 15日
アプリケーション・ノート 66AK2L06 JESD Attach to ADC12J4000/DAC38J84 Getting Started Guide (Rev. B) 2016年 6月 20日
技術記事 How to complete your RF sampling solution 2016年 5月 18日
アプリケーション・ノート SERDES Link Commissioning on KeyStone I and II Devices 2016年 4月 13日
ホワイト・ペーパー Multicore SoCs stay a step ahead of SoC FPGAs 2016年 2月 23日
アプリケーション・ノート TI DSP Benchmarking 2016年 1月 13日
アプリケーション・ノート Throughput Performance Guide for C66x KeyStone Devices (Rev. B) 2015年 12月 22日
ホワイト・ペーパー Optimizing Modern Radar Systems using Low- Latency, High-Performance FFT Coproce 2015年 12月 17日
ホワイト・ペーパー Optimizing your test and measurement solution by leveraging the most integrated 2015年 11月 3日
設計ガイド 66AK2L06 JESD Attach to ADC12J4000 / DAC38J84 Design Guide (Rev. A) 2015年 10月 22日
アプリケーション・ノート Keystone II DDR3 Debug Guide 2015年 10月 16日
アプリケーション・ノート System solution for avionics & defense 2015年 9月 23日
アプリケーション・ノート TPS544Bxx/TPS544Cxx Hookup for TCI6630K2L in Smart Reflex Class 0 TC Mode 2015年 9月 18日
ユーザー・ガイド Enhanced Direct memory Access 3 (EDMA3) for KeyStone Devices User's Guide (Rev. B) 2015年 5月 6日
ユーザー・ガイド Gigabit Ethernet (GbE) Switch SS for K2E & K2L Devices User's Guide (Rev. A) 2015年 4月 28日
その他の技術資料 66AK2L06 SoC Product Bulletin 2015年 4月 15日
ユーザー・ガイド Multicore Navigator (CPPI) for KeyStone Architecture User's Guide (Rev. H) 2015年 4月 9日
ホワイト・ペーパー Optimizing synthetic aperture radar design with TI's integrated 66AK2L06 SoC 2015年 4月 9日
ユーザー・ガイド DDR3 Memory Controller for KeyStone II Devices User's Guide (Rev. C) 2015年 3月 27日
ユーザー・ガイド KeyStone II Architecture Digital Radio Front End (DFE) User's Guide (Rev. A) 2015年 3月 23日
ホワイト・ペーパー Ready to make the jump to JESD204B? White Paper (Rev. B) 2015年 3月 19日
ユーザー・ガイド Fast Fourier Transform Coprocessor (FFTC) for KeyStone II Devices User's Guide (Rev. A) 2015年 2月 11日
アプリケーション・ノート Keystone II DDR3 Initialization 2015年 1月 26日
ユーザー・ガイド IQN2 for KeyStone II Devices User's Guide (Rev. A) 2014年 10月 1日
ユーザー・ガイド Power Sleep Controller (PSC) for KeyStone Devices User's Guide (Rev. C) 2014年 9月 4日
ユーザー・ガイド K2E/K2L Packet Accelerator (PA) User's Guide 2014年 8月 19日
ユーザー・ガイド K2E/K2L Security Accelerator (SA) User's Guide 2014年 8月 19日
ユーザー・ガイド KeyStone II Network Coprocessor (NETCP) for K2E and K2L Devices User's Guide 2014年 8月 13日
アプリケーション・ノート Hardware Design Guide for KeyStone II Devices 2014年 3月 24日
ユーザー・ガイド Debug and Trace for KeyStone II Devices User's Guide 2013年 7月 26日
ユーザー・ガイド Bootloader for KeyStone Architecture User's Guide (Rev. C) 2013年 7月 15日
ユーザー・ガイド C66x CorePac User's Guide (Rev. C) 2013年 6月 28日
ユーザー・ガイド Memory Protection Unit (MPU) for KeyStone Devices User's Guide (Rev. A) 2013年 6月 28日
ユーザー・ガイド Multicore Shared Memory Controller (MSMC) User Guide for KeyStone II Devices 2012年 11月 12日
ユーザー・ガイド ARM CorePac User Guide for KeyStone II Devices 2012年 10月 31日
アプリケーション・ノート Multicore Programming Guide (Rev. B) 2012年 8月 29日
ユーザー・ガイド Semaphore2 Hardware Module for KeyStone Devices User's Guide (Rev. A) 2012年 4月 24日
ユーザー・ガイド Serial Peripheral Interface (SPI) for KeyStone Devices User’s Guide (Rev. A) 2012年 3月 30日
ユーザー・ガイド Interrupt Controller (INTC) for KeyStone Devices User's Guide (Rev. A) 2012年 3月 27日
ユーザー・ガイド 64-Bit Timer (Timer64) for KeyStone Devices User's Guide (Rev. A) 2012年 3月 22日
アプリケーション・ノート PCIe Use Cases for KeyStone Devices 2011年 12月 13日
アプリケーション・ノート Power Consumption Guide for the C66x 2011年 10月 6日
ユーザー・ガイド Inter-Integrated Circuit (I2C) User's Guide for the C66x DSP 2011年 9月 2日
ユーザー・ガイド External Memory Interface (EMIF16) for KeyStone Devices User's Guide (Rev. A) 2011年 5月 24日
ホワイト・ペーパー Middleware/Firmware design challenges due to dynamic raw NAND market 2011年 5月 19日
ユーザー・ガイド C66x DSP Cache User's Guide 2010年 11月 9日
アプリケーション・ノート Clocking Design Guide for KeyStone Devices 2010年 11月 9日
ユーザー・ガイド DRx52x Inter-Integrated Circuit (I2C) Reference Guide 2010年 11月 9日
ユーザー・ガイド General-Purpose Input/Output (GPIO) User's Guide for the C66x DSP 2010年 11月 9日
アプリケーション・ノート Optimizing Loops on the C66x DSP 2010年 11月 9日

設計と開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

XEVMK2LX — 66AK2L06 評価モジュール

XEVMK2LX は、66AK2Lx Keystone II ベース SoC 向けのフル機能の評価 / 開発ツールです。航空と防衛、試験と測定、医療、ソナーと画像処理の各最新アプリケーションに適した、高速データの生成とアクイジションを実施するシステムの開発に着手するには、このワイド PICMG® AMC フォーム・ファクタ評価基板をご活用ください。この基板は、単一の 66AK2L06、クワッドコア C66x DSP、デュアルコア Arm Cortex-A15、デジタル・フロント・エンドと JESD204B インターフェイスを搭載しています。

このキットに付属しているソフトウェアは、Code (...)

在庫あり
制限: 1
デバッグ・プローブ

TMDSEMU200-U — Spectrum Digital XDS200 USB エミュレータ

Spectrum Digital XDS200 は、TI のプロセッサを対象とする最新の XDS200 デバッグ・プローブ(エミュレータ)ファミリの最初のモデルです。XDS200 ファミリは、超低コストの XDS100 と高性能の XDS560v2 の間で、低コストと高性能の最適バランスを実現します。また、すべての XDS デバッグ・プローブは、ETB(Embedded Trace Buffer、組込みトレース・バッファ)を搭載したすべての ARM と DSP プロセッサに対し、コア・トレースとシステム・トレースをサポートしています。

Spectrum Digital XDS200 は、TI (...)

在庫あり
制限: 3
デバッグ・プローブ

TMDSEMU560V2STM-U — Blackhawk XDS560v2 システム・トレース USB エミュレータ

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

在庫あり
制限: 1
デバッグ・プローブ

TMDSEMU560V2STM-UE — Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

在庫あり
制限: 1
ソフトウェア開発キット (SDK)

PROCESSOR-SDK-K2L — 66AK2LX プロセッサ用プロセッサ SDK:Linux と TI-RTOS をサポート

Processor SDK (Software Development Kit) is a unified software platform for TI embedded processors providing easy setup and fast out-of-the-box access to benchmarks and demos.  All releases of Processor SDK are consistent across TI’s broad portfolio, allowing developers to seamlessly (...)
ソフトウェア開発キット (SDK)

RFSDK — RF ソフトウェア開発者用キット(RFSDK)

Texas Instruments Radio Frequency Software Development Kit (RFSDK) is a collection of highly optimized APIs and highly abstracted commands to control, configure and manage the JESD204B interface, digital front end (DFE), analog front end (AFE) and high speed data converters (ADC/DAC). The RFSDK (...)
ドライバまたはライブラリ

MATHLIB — DSP 演算ライブラリ、浮動小数点デバイス用

The Texas Instruments math library is an optimized floating-point math function library for C programmers using TI floating point devices. These routines are typically used in computationally intensive real-time applications where optimal execution speed is critical. By using these routines instead (...)
ドライバまたはライブラリ

SPRC264 — C64x+IMGLIB

C5000/6000 Image Processing Library (IMGLIB) is an optimized image/video processing function library for C programmers. It includes C-callable general-purpose image/video processing routines that are typically used in computationally intensive real-time applications. With these routines, higher (...)
ドライバまたはライブラリ

SPRC265 — C64x+DSPLIB

TMS320C6000 Digital Signal Processor Library (DSPLIB) is a platform-optimized DSP function library for C programmers. It includes C-callable, general-purpose signal-processing routines that are typically used in computationally intensive real-time applications. With these routines, higher (...)
ソフトウェア・コーデック

C66XCODECS — コーデック - ビデオ、スピーチ - C66x ベース・デバイス用

TI のコーデックは無償であり、量産ライセンスが付属しているほか、今すぐダウンロードできます。いずれも量産テスト済みで、ビデオや音声の各アプリケーションに簡単に統合可能です。多くの場合、C66x プラットフォーム向けの C64x+ コーデックが提供済みであり、検証済みです。各インストーラやダウンロード・ページから、データシートとリリース・ノートが利用可能です。

下記の 「Download options」 (オプションのダウンロード) ボタンを使用して入手できるコーデックは、TI が現時点で提供している、最新のテスト済みバージョンです。さらに、一部のアプリケーション・デモで、TI (...)

シミュレーション・モデル

TCI6632K2L TCI6631K2L and TCI6630K2L AAW IBIS Model

SPRM589.ZIP (3192 KB) - IBIS Model
シミュレーション・モデル

66AK2L06 Power Consumption Model

SPRM656.ZIP (169 KB) - Power Model
シミュレーション・モデル

KeyStone II IBIS AMI Models

SPRM743.ZIP (265889 KB) - IBIS-AMI Model
設計ツール

PROCESSORS-3P-SEARCH — Arm-based MPU, arm-based MCU and DSP third-party search tool

TI has partnered with companies to offer a wide range of software, tools, and SOMs using TI processors to accelerate your path to production. Download this search tool to quickly browse our third-party solutions and find the right third-party to meet your needs. The software, tools and modules (...)
リファレンス・デザイン

TIDEP0081 — 66AK2L06 JESD204B ~ ADC32RF80 接続広帯域レシーバ設計のリファレンス・デザイン

For wideband receiver system developers currently using FPGA or ASIC to connect High Speed data converters to a baseband processor, who need faster time to market with increased performance and significant reduction in cost, power, and size. This reference design includes the first widely available (...)
リファレンス・デザイン

TIDEP0060 — DSP+ARM SoC を使用し最適化したレーダー・システムのリファレンス・デザイン

For modern radar system developers currently using an FPGA or ASIC to connect to high speed data converters, who need faster time to market with increased performance and significant reduction in cost, power, and size, this reference design includes the first widely available processor integrating (...)
リファレンス・デザイン

TIDEP0034 — 広帯域 ADC および DAC に付属する 66AK2L06 JESD

For developers currently using an FPGA or ASIC to connect to high speed data converters who need faster time to market with increased performance and significant reduction in cost, power, and size this reference design includes the first widely available processor integrating a JESD204B interface (...)
パッケージ ピン数 ダウンロード
(CMS) 900 オプションの表示

購入と品質

含まれる情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating/ リフローピーク温度
  • MTBF/FIT の推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

おすすめの製品には、この TI 製品に関連するパラメータ、評価モジュール、またはリファレンス・デザインが含まれている場合があります。

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください

TI 製品の品質、パッケージ、ご注文に関する質問は、TI サポートのページをご覧ください。

ビデオ